CRC (Configurable Reconfigurable Core)

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1 CRC (Configurable Reconfigurable Core) Bewertungs- und Entwurfsverfahren für prozessorartig rekonfigurierbare Architekturen Dipl. Inform. Thomas Schweizer Dipl. Inform. Sven Eisenhardt MSc. Julio Oliveira Filho Prof. Dr. W. Rosenstiel DFG-SPP 1148 Anschlusskolloquium 2007

2 Gliederung Einleitung Arbeitsbericht zur 2. Projektphase CRC-Modell Architektur- und Compileroptimierungen Geplante Arbeiten der 3. Projektphase Optimierungskriterium Temperatur Scheduling von Verbindungen Integration in umgebendes System Meilensteine Kooperationen 2

3 CRC-Model Quelle: Amano 2006 Super Scalar Simple RISC Prozessoren 32bit ALU/Reg 8bit ALU/Reg Grobgranulare rekonfigurierbare Architekturen Fläche Ausführungszeit Verlustleistung // Energieverbrauch grobgranulare rekonf. Architekturen grobgranulare prozessorartig rekonf Architekturen feingranulare rekonf. Architekturen 4-5 Input LUT 32 3

4 Vorgehensmodell Iterativer Prozess, der die drei Aspekte Architektur, Compiler und Anwendungen berücksichtigt Anwendungen einer bestimmten Anwendungsklasse Architektur Compiler Fläche Ausführungszeit Verlustleistung // Energieverbrauch Anwendungsklassen-spezifische Architektur und Compiler 4

5 Vorgehensmodell 1. Projektphase: Grundlegende Konzepte und Werkzeuge der Entwurfs- und Bewertungsumgebung für prozessorartig rekonfigurierbare Architekturen Anwendungen einer bestimmten Anwendungsklasse Architektur Compiler CRC-Modell veränderbar synthetisierbar High-Level Compiler retargierbar Eingabesprache: C Anwendungsklassen-spezifische Architektur und Compiler 5

6 CRC-Modell Architektur Configurable Reconfigurable Core Veränderbares Modell für prozessorartig rekonfigurierbare Architekturen FU Konfigurations- Speicher PE PE PE Register-Satz Verbindungsnetzwerk PE PE PE 6

7 CRC-Modell Architektur Synthetisierbare Instanzen des CRC-Modells PE PE PE PE PE PE 7

8 PE: Berechnung, Kommunikation, Speicher Synthetisierbare Instanzen des CRC-Modells PE PE FU PE PE PE register PE set Register-Satz data / status Daten / Status 8

9 PE: Rekonfiguration Kontextspeicher FU register set Register-Satz data / status Daten / Status 9

10 PE: Rekonfiguration Kontextspeicher FSM FU CLK register set Register-Satz data / status Daten / Status 10

11 PE: Rekonfiguration Kontextspeicher FSM FU CLK register set Register-Satz data / status Daten / Status 11

12 Compiler Anwendungen einer bestimmten Anwendungsklasse Architektur Compiler Abbildungstechniken multi-context pipelining chaining Optimierungen Fläche Performanz Leistungsaufnahme Anwendungsklassen-spezifische Architektur und Compiler 12

13 Abbildungstechniken pipelining Anwendung RGB2Y: xy = (c1*xr + c2*xg + c3*xb + c4) >> c5; Constraint II=1 # Kontexte 1 # FUs 7 Takt n Zustand 1 Kontext 1 13

14 Abbildungstechniken multi-context pipelining Constraint II=3 # Kontexte 3 # FUs 3 Takt n Zustand1 Kontext 1 Takt n+1 Zustand 2 Kontext 2 Takt n+2 Zustand 3 Kontext 3 14

15 Optimierung von Fläche und Energieverbrauch Anwendung RGB2Y: xy = (c1*xr + c2*xg + c3*xb + c4) >> c5; TSMC 130nm (1,2V) [µm 2 ] Fläche II=3, 200 MHz Energieverbrauch (100 Samples) [nj] II=3, 200 MHz ,2 26, nicht prozessorartig prozessorartig 0 nicht prozessorartig prozessorartig 15

16 Optimierung der Performanz Verzögerungen auf dem Verbindungsnetzwerk haben einen erheblichen Anteil an den Gesamtverzögerungen Prozessorartige Rekonfiguration bietet eine dritte Dimension für das Routing Umleitung der Kommunikation durch die Zeitdomäne 16

17 Optimierung der Performanz Fast Fourier Transformation (FFT) (Cooley-Tukey Algorithmus) constraint II=1 II= # Kontexte

18 Optimierung der Performanz vereinfachte FFT (16 Eingabewerte) Zeit für die Kontextauswahl beim DRP < 1 ns [Toi et al., ICCAD 2006] 170 Frequenz[MHz] ns 6.8 ns 6.3 ns Frequenz der nicht prozessorartig rekonfigurierbaren Architektur ns 8.0 ns delay 1 ns Verzögerung einer Architektur die nicht prozessorartig rekonfigurierbar ist Initiierungsintervall 18

19 Optimierung der Leistungsaufnahme PE_H Op. FU [ns] state-reg [ns] * Spannung [V] + - << ==!= > ,0 0,7 + + Schlupf TSMC 90nm multi-voltage Bibliothek >= < <= and_d or_d xor_d Verzögerung [t] not_d

20 Dual-V dd Architekturerweiterung Kontextspeicher FSM FU FU 0,7V Level Shifter CLK register set Register-Satz data / status Daten / Status 20

21 Leistungsaufnahme Dual-Vdd vs. Single-Vdd Anwendung RGB2Y: xy = (c1*xr + c2*xg + c3*xb + c4) >> c5; Levelshifter FU Multiplexer, FSM, Context Memory, Registers 2,50E-03 2,00E-03 13% Power [W] 1,50E-03 1,00E-03 5,00E-04 0,00E+00 1,28E-03 1,24E-03 1,21E-03 3,02E-04 2,76E-04 8,56E-04 24% 1,28E-03 8,48E-04 4,58E-04 3,70E-04 PE[0][1]_L PE[0][1]_H PE[0][2]_L PE[0][2]_H 21

22 Zusammenfassung der 2. Projektphase A: Architekturoptimierung B: Anwendungsabbildung Formalisierung des Informationsaustausch Bestimmung von Metriken Formalisierung des Informationsaustausch Implementierung einer Datenbank I II Kostenfunktionen für Verlustleistung Dokumentation Untersuchung von Anwendungseigenschaften III IV V Architekturbewertung Architekturoptimierungen Dokumentation Dokumentation Implementierung neuer Techniken für die Anwendungsabbildung SystemC-Modell VI VI I VIII 22

23 Veröffentlichungen 2. Projektphase A Dual-Vdd Coarse Grained Reconfigurable Architecture. SOCC 07 (eingereicht) CRC Concepts and Evaluation of Processor-Like Reconfigurable Architectures. IT-Zeitschrift 3/07 Optimization of Area and Performance by Processor-Like Reconfiguration. RAW 07 Efficient Realization of the Edge Detection Algorithm on a Parallel Multicontext Reconfigurable Architecture. DRS 07 Design and Validation of Execution Schemes for Dynamically Reconfigurable Architectures. FPT 06 Tuning Coarse-Grained Reconfigurable Architectures Towards an Application Domain. ReConfig 06 Simultaneous Scheduling, Binding and Routing for Processor-Like Reconfigurable Architectures. FPL 06 Evaluation and Design of Processor-like Reconfigurable Architectures. FPL 06 Execution Schemes for Dynamically Reconfigurable Architectures. SASIMI 06. Evaluation of Temporal-Spatial Voltage Scaling for Processor-Like Reconfigurable Architectures. Euro DesignCon 05 Evaluation of Ray Casting on Processor-Like Reconfigurable Architectures. FPL 05 23

24 Ziele der 3. Projektphase Anwendung einer bestimmten Anwendungsklasse Architektur Compiler Fläche Ausführungszeit Verlustleistung // Energieverbrauch Temperatur Scheduling von Verbindungen Optimierter IP-Core Integration in in SoC 24

25 Optimierungskriterium Temperatur fortschreitende Technologieentwicklung führt zu immer höherer Leistungsdichte auf IC höhere Leistungsdichte führt zu immer höheren Temperaturen, diese haben negative Auswirkungen auf Zuverlässigkeit Leckströme Umschaltgeschwindigkeit von Transistoren unterschiedliche Aktivität führt zur Entstehung von Spitzentemperaturen (Hotspot) 25

26 Leistungsaufnahme pro PE (Leistungsdichte) Anwendung RGB2Y: xy = (c1*xr + c2*xg + c3*xb + c4) >> c5; 20,0 Leistung [mw ] 15,0 10,0 5,0 0, Ziel: Vermeidung von Hotspots 26

27 Rekonfiguration zur Aktivitätsverlagerung ohne Aktivitätsverlagerung A B 27

28 Rekonfiguration zur Aktivitätsverlagerung Vermeidung von Spitzentemperaturen durch rechtzeitige Rekonfiguration A B 28

29 Rekonfiguration zur Aktivitätsverlagerung Vermeidung von Spitzentemperaturen durch rechtzeitige Rekonfiguration A B 29

30 Rekonfiguration zur Aktivitätsverlagerung Vermeidung von Spitzentemperaturen durch rechtzeitige Rekonfiguration B A 30

31 Änderung der Platzierung Leistung [W] 31

32 Optimierungskriterium Temperatur geplante Arbeiten Bestimmen eines geeigneten Temperaturmodells Erstellen von Temperaturprofilen Bewerten von Temperaturprofilen Bestimmen der Rekonfigurationsintervalle Bewerten der statischen Leistungsaufnahme 32

33 Scheduling von Verbindungen Motivation: Verbindungen haben bei rekonfigurierbaren Architekturen einen wesentlichen Anteil an den Signalverzögerungen Stand der Technik: NEC-DRP: beim Scheduling der Operationen werden zunächst typische Verzögerungswerte verwendet (Potential wird nicht voll genutzt) P&R wird beim Scheduling nicht berücksichtigt IMEC-ADRES: wie bei SW-Prozessoren (Signalverzögerungen werden weder für Operationen noch für Verbindungen berücksichtigt) P&R wird gemeinsam mit Scheduling gemacht PACT-XPP: (viele) Register zwischen zwei Operationen (Kosten, lange Latenzzeiten, durch Benutzer nicht kontrollierbar) gar kein Scheduling 33

34 Optimierung der Ausführungsgeschwindigkeit Erhöhung der Taktfrequenz durch günstiges Scheduling der Verbindung 34

35 Optimierung der Ausführungsgeschwindigkeit Weitere Erhöhung der Taktfrequenz durch Scheduling der Verbindung in einem separaten Taktschritt 35

36 Umsetzung Anwendungen einer bestimmten Anwendungsklasse Architektur Compiler Anwendungsklassen-spezifische Architektur und Compiler 36

37 Umsetzung Anwendungen einer bestimmten Anwendungsklasse Architektur Compiler Anwendungsklassen-spezifische Architektur und Compiler Kombiniertes Scheduling von Operationen und Verbindungen unter Einbeziehung von Verzögerungen Fortsetzung der Kooperation mir Prof. Fekete [FPL 06] 37

38 Umsetzung Anwendungen einer bestimmten Anwendungsklasse Architektur Compiler Nutzung des Freiheitsgrades des veränderliche Architekturmodells Exploration bekannter und neuer Verbindungsnetzwerke Anwendungsklassen-spezifische Architektur und Compiler Kombiniertes Scheduling von Operationen und Verbindungen unter Einbeziehung von Verzögerungen Fortsetzung der Kooperation mir Prof. Fekete [FPL 06] 38

39 Ziele der 3. Projektphase Anwendung einer bestimmten Anwendungsklasse Architektur Compiler Optimierter IP-Core Integration in in SoC 39

40 Ziele der 3. Projektphase Integration in umgebendes System Daten Puffer Architektur Anwendung einer bestimmten Anwendungsklasse Optimierter IP-Core Zentraler Aspekt: Compiler Konfigurations Speicher Speicher DMA Controller externe Rekonfiguration Konfigurations- Manager CPU Optimierter IP-Core 40

41 Externe Rekonfiguration Unterschiede zu FPGAs erfordern Betrachtung der externen Rekonfiguration Weniger Speicher zur Beschreibung eines Kontexts bedingt durch grobe Granularität Kontexte können extern rekonfiguriert werden, während andere Kontexte ausgeführt werden 41

42 Anwendungen Wann wird externe Rekonfiguration benötigt? Wenn eine Anwendung nicht vollständig in den Kontextspeicher eines CRC-Cores passt. Zur Vermeidung von Spitzentemperaturen. (Entstehung von Hot Spots) Wenn die Anwendung gewechselt werden soll oder sich Anwendungsteile ändern. Beispiel: skalierbares OFDMA 42

43 Anwendungen Beispiel: skalierbares OFDMA Benutzer teilen sich die Bandbreite. Modulation: FFT mit 512 Punkten Mobilfunk-Zelle 1 Mobilfunk-Zelle 2 Benutzern wird gesamte Bandbreite zugeteilt. Modulation: FFT mit 1024 Punkten 43

44 Systemintegration geplante Arbeiten Erweiterung des CRC-Modells um zusätzliche Methoden zur externen Rekonfiguration Steuerung der externen Rekonfiguration auf Systemebene Steuerung der Ausführung des CRC-Cores Unterschiedliche Arten der Speicheranbindung Bewertung hinsichtlich Performanz und Fläche 44

45 Kooperationen Prof. Fekete (TU Braunschweig) Scheduling von Verbindungen Prof. Merker (TU Dresden) High-Level SystemC Modell und Werkzeuge Prof. Wehn (Universität Kaiserslautern) Dekoder aus der Kanalcodierung auf das CRC-Modell Prof. Teich (Universität Erlangen) Analytischen Kostenanalyse der Fläche Prof. Becker (Universität Karlsruhe) Ausführungsschemata für die HoneyComb-Architektur Dr. Oliver Bringmann (Forschungszentrum für Informatik, Karlsruhe) Temperaturoptimierung On-Chip-Netzwerke (NoC) 45

46 Arbeitsprogramm A4: Bewertung A/C3:Bewertung A/C4:Dokumentation Themenkomplexe A, C: Optimierung des Verbindungsnetzwerks, Umgebendes System und Anwendungsanpassung A1: Entwurf geeigneter Basisnetzwerke und Erstellung von Kostenfunktionen A2: Untersuchung geeigneter Verfahren A3: Umsetzung des Verfahrens A/C1:Auswahl der Anwendungen und Implementierung in C und TLM, Anpassung des CRC-Modells A/C2:Verfeinerung des TLM und Portierung der Software Themenkomplexe B, C: Optimierung des Verlustleistung, Umgebendes System und Anwendungsanpassung B1: Bestimmen eines geeigneten Temperaturmodells B2: Erstellen von Temperaturprofilen und Integration der Komponenten für zeitlichräumliche Spannungsanpassung B3: Bewerten von Temperaturprofilen B4: Bestimmen der Rekonfigurationsintervalle B5: Bewerten der statischen Verlustleistung B/C1:Auswahl der Anwendung und Implementierung in C und TLM B/C2:Anbindung des CRC-Cores B/C3:Implementierung des Konfigurationsmanagements B/C4:Dokumentation 46

47 Meilensteine 12/07: Untersuchung geeigneter Scheduling Verfahren Bestimmen des Temperaturmodells 04/08: Auswahl der Anwendungen 09/08: Umsetzung der Scheduling Verfahren Bewertung der Temperaturprofile Anbindung des CRC-Cores an umgebendes System 03/09: Bestimmen der Rekonfigurationsintervalle Implementierung in C und als TLM 07/09: Bewertung des Schedulings Verfahrens Bewertung der statischen Verlustleistung Implementierung des Konfigurations-Managements 09/09: Abschließende Dokumentation 47

48 Zusammenfassung 1. Projektphase Grundlegende Werkzeuge und Verfahren 2. Projektphase Weitergehende Architektur- und Compileroptimierungen 3. Projektphase Integration des Optimierungskriteriums der Temperatur in die Entwurfs- und Bewertungsumgebung Erweiterung des Compilers um Verfahren zum Scheduling von Verbindungen CRC-Core Integration in ein umgebendes System 48

49 CRC (Configurable Reconfigurable Core) Bewertungs- und Entwurfsverfahren für prozessorartig rekonfigurierbare Architekturen Dipl. Inform. Thomas Schweizer Dipl. Inform. Sven Eisenhardt MSc. Julio Oliveira Filho Prof. Dr. W. Rosenstiel DFG-SPP 1148 Anschlusskolloquium 2007