Clearspeed. Matthias Kunst.

Größe: px

Ab Seite anzeigen:

Download "Clearspeed. Matthias Kunst."

Daniela Schulze
vor 5 Jahren
Abrufe

1 Clearspeed Matthias Kunst 1

2 Inhalt Einführung Struktur und Leistung Komponenten CSX600 Prozessorarchitektur Anwendungsbereich und Systemintegration Ausblick und Fazit 2

3 Einleitung Es geht um eine leistungssteigernde Erweiterungskarte, die rechenintensive Programme massiv beschleunigen kann. gute Skalierbarkeit geringer Kostenaufwand gutes Performance/Watt Verhältnis 3

4 Motivation Rechenleistung wird immer gebraucht Problemgrößen wachsen Modelle werden genauer Der erforderliche Energieaufwand wird immer wichtiger Betriebskosten ~ Hardwarekosten GFLOPS/WATT immer wichtiger Viele SIMD-Berechnungen Aufteilung in viele parallele Berechnungen 4

5 ClearSpeed Tech. Inc Früherer Name: Pixelfusion Ltd. gegründet 1997 in Bristol,GB spezialisiert auf Grafikleistung (Fuzion1 99') umbenannt in Clearspeed 2001 Umorientierung auf Rechenleistung Seit 2004 börsennotiert am Alternative Investment Market in London Größter Erfolg: 360 Boards im neuen Cluster am Tokyo Tech 5

6 Leistungsdaten 25 Watt max. Energieaufnahme 50 GFLOPS double precision GEMM 50 GMAC/s integer Leistung 6.4 Gbytes/s DRAM Bandbreite 1 Gbyte DDR2 SDRAM Lokaler Speicher 192 Gbytes/s interne Speicherbandbreite 2 x 96 Recheneinheiten (Processing Elements) 6

7 Advance Board DDR-RAM 2 x CSX600-Prozessor Virtex4 FPGA PCI-X Anschluss 7

8 Struktur des AB 2 CSX600 verbunden über ClearConnect Network PCI-X-Schnittstelle implementiert FPGA Clearspeed Advance Board Xilinx Virtex4 FPGA implementiert PCI-X Interface debug/ Control CSX600 RAM bedient Control/debug 2x DDR-RAM CSX600 RAM 8

9 FPGA/PCI-X PCI-X 133 Mhz Anschluss Bandbreite : 1.06 Gbyte/s Logik im FPGA implementiert Xilinx Virtex4 FPGA Aufgaben: PCI-X Logic ClearConnect Logic Bridge zwischen Beiden Host/debug Port Ansteuerung 9

10 RAM standardmäßig mit jeweils 512 MB DDR2 SDRAM bestückt 64 Bit Speicherbusbreite Prozessoren haben gemeinsamen Adressbereich für Zugriff auf RAM 3,2 GB Bandbreite pro Controller 10

11 OnBoard Netzwerk proprietäres Format: ClearConnect 3.2 GBytes/s chip-to-chip Bandbreite Paketbasiert mehrere unabhängige Übertragungen gleichzeitig 11

12 Prozessoren 250 MHz IBM 130nm Techn. 128 Mil. Trans. 15mm x 15mm Die ca. 10 Watt Energieverbrauch 2x ClearConnect- Port 12

13 CSX600 Prozessor ClearConnect Bridge Port Kommunikation mit Umgebung/PC Direkte Durchleitung an 2ten Port DDR2-Speichercontroller Anbindung des Lokalen Speichers (Standard: 512MB) DMA-Controller Frei Programierbar kann auf gesamten über ClearConnect erreichbaren Speicher autonom zugreifen Daten - Pfad Kontroll - Pfad 13

CSX600 Prozessor Service Port Kontroll-Pfad zwischen Prozessoren Zugriff auf autonome Resourcen steuern Embedded SRAM 128 Kbyte schneller Speicher für häufig benutzte Daten Interrupt and semaphore

14 CSX600 Prozessor Service Port Kontroll-Pfad zwischen Prozessoren Zugriff auf autonome Resourcen steuern Embedded SRAM 128 Kbyte schneller Speicher für häufig benutzte Daten Interrupt and semaphore unit Thread Synchronisation (HW Sem.) Externe Synchronisationssignale Unterstützung für Nachrichten- sowie Pin-basierte Interruptsignale Host/Debug Port Kontrolle durch Host-Prozessor Debug-Schnittstelle 14

15 MTAP Mono Poly 96 PEs Mono 8 Kbyte instruction cache: 4-way 4 Kbyte data cache: 4-way bis zu 8 threads Mono execution unit 64-bit FPU 64-byte register file 15

16 MTAP Poly Scoreboard jedes PE kann einzeln aktiviert werden inter-pe core communication path alle PE internen Speicher sind von aussen zugänglich Speicheradressen werden automatisch inkrementiert bei Zugriff auf alle PEs 16

17 Processing Element (PE) Superscalar 64-bit Floating point unit (FPU) 16-bit Integer multiplyaccumulate (MAC) unit Integer arithmetic/logic unit (ALU) 128-byte register file 6 Kbytes SRAM I/O Controller (store back) 17

18 Cell vs. CSX600 CSX600 18

19 Anwendungsbeispiel Matlab Mathematica Maple ABAQUS Tokyo Tech CoProzessor Eigene Software über SDK Jeder Rechner mit PCI-X ist erweiterbar 19

20 Systemintegration Automatische Verteilung zwischen CPU und Advance Board über Libraries 20

21 Math-Libraries Support für MKL ACML LAPACK BLAS FFTW GROMACS 21

22 Programiermodell einfache Berechnungen laufen in der Mono- Einheit Sprungberechnung SIMD: jeder Befehl geht an alle PEs, aber nur die aktivierten führen ihn aus I/O Zugriffe gehen von allen PEs wieder raus 22

23 Codevergleich #include <math.h> #define PI #define NUMBER_OF_POINTS 96 float angle, sine; int i; for (i = 0; i < NUMBER_OF_POINTS; i++) { } /* convert to angle in range 0 to Pi */ angle = i * PI / NUMBER_OF_POINTS; /* calculate sine of angle on each PE * sine = sin(angle); #include <fnext.h> #include <math.h> #define PI #define NUMBER_OF_PES 96 poly float angle, sine; poly int pe; /* get PE number: 0...n-1 */ pe = get_penum(); /* convert to an angle in range 0 to Pi */ angle = pe * PI / NUMBER_OF_PES; /* calculate sine of angle on each PE */ sine = sinp(angle); 23

24 Gerüchte/Aktuelle Entw. PCI-Express Version soll Ende 2006 erscheinen IDF : Clearspeed unterstützt die Idee der Intel Geneseo Plattform PCI-express soll erweitert und beschleunigt werden. Gegenversuch zu AMD Torrenza (HTX-Slot) Clearspeed und IBM arbeiten an einem gemeinsamen HPC Referenzsystem 24

25 Fazit Clearspeed Advance Karten sind scheinbar eine gute Möglichkeit mit relativ wenig Aufwand (25Watt, US$) viele wissenschaftliche Anwendungen massiv zu beschleunigen. Voraussetzung: Das zu berechnende Problem muss in SIMD Form modellierbar sein oder eine der unterstützten Bibliotheken verwenden. 25

26 Fragen? 26

Ähnliche Dokumente

Cell and Larrabee Microarchitecture

Cell and Larrabee Microarchitecture Benjamin Grund Dominik Wolfert Universität Erlangen-Nürnberg 1 Übersicht Einleitung Herkömmliche Prozessorarchitekturen Motivation für Entwicklung neuer Architekturen