Halbleiterdaten Eigenschaft Symbol Einheit Silizium GaAs Atomradius nm 0,117 - Atomdichte N cm 3 5,0 10 22 2,2 10 22 spez. Dichte (20 C) γ g/cm 3 2,3 5,35 Gitterkonstante (20 C) a 0 nm 0,543 0,565 Schmelzpunkt C 1420 1240 spez. Wärme c J/(gK) 0,7 0,35 Wärmeleitfähigkeit κ W/(cmK) 1,41 0,455 Intrinsische Dichte n i cm 3 1,5 10 10 1,8 10 6 Eigenleitfähigkeit σ i S/cm 4,4 10 6 Relative 12(Si) Dielektrizitätskonstante ε r 3,92(SiO 2 ) Bandabstand W g ev 1,12 1,43 eff. Masse Elektronen m n 0,33 m 0 0,067 m 0 Löcher m p 0,56 m 0 0,5 m 0 Diffussionskonstante Elektronen D n cm 2 /s 35 220 Löcher D p cm 2 /s 12,5 12 Austrittspotential Elektronen φ V 3,78 3,57 Beweglichkeit bei schwacher Dotierung Elektronen µ n cm 2 /Vs 1500 8500 Löcher µ p cm 2 /Vs 450 480 eff. Zustandsdichte Elektronen N L cm 3 2,8 10 19 0,047 10 19 Löcher N V cm 3 1,1 10 19 0,7 10 19 Eigenschaften von Si und GaAs bei T = 300K, sofern nicht anders angegeben.
Physikalische Konstanten Konstante Temperaturspannung Elementarladung Boltzmann-Konstante Symbol, Wert und Einheit U T = k T e = 25,9 mv e = 1,602 10 19 As ( T ) 300K k = 8,62 10 5 ev/k = 1,38 10 23 J/K Ruhemasse des Elektrons m 0 = 9,11 10 31 kg = 0,911 10 34 VAs 3 /cm 2 Dielektrizitätskonstante des Vakuums ε 0 = 8,85 10 14 As/Vcm Planck sches Wirkungsquantum h = 6,625 10 34 Ws 2 bzw. h = h/2π = 1,05 10 34 Js
1 Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte) Hinweis: Die Aufgabenpunkte 1.1 bis 1.4 können unabhängig voneinander gelöst werden! Bei Multiple-Choice Aufgaben können mehrere Antworten richtig sein. Falsche Kreuze führen zu Punktabzug! 1.1 Entwurfsverfahren für integrierte Schaltungen Kreuzen Sie die wahren Aussagen an! Beim Entwurf mit Standardzellen führen die regelmäßigen Strukturen zu einer besseren Flächennutzung als bei einem voll kundenspezifischen Entwurf. EEPROMs sind durch ihre Programmierbarkeit besonders für den schnellen Entwurf komplexer Prozessorstrukturen geeignet. Gatearrays bieten eine Ersparnis von Entwicklungszeit gegenüber dem voll kundenspezifischen Entwurf, sind jedoch nicht so flexibel programmierbar wie FPGAs. 1.2 Nennen Sie zwei Parameter, von denen die Schwellspannung eines MOSFET abhängig ist: 1................................................................................. 2................................................................................. 1.3 MOS-Kondensator und MOS-Transistor Die folgenden Aussagen gelten für einen MOS-Kondensator bzw. selbstsperrenden MOS-Transistor auf p-dotiertem Silizium-Substrat. Kreuzen Sie die wahren Aussagen an! Bei einer MOS-Kapazität verringert sich der Kapazitätswert, wenn ausgehend von U GB > 0 das Potential am Gate vergrößert wird. Wenn die Spannung zwischen Gate und Substrat kleiner als Null wird, befindet sich der Transistor in Inversion. Wenn die Bulk-Drain-Spannung U BD zwischen Substrat und der Drain-Gebiet eines n-kanal-mosfet ausreichend positiv wird, führt dies zu so großen Strömen, sodass das Bauelement zerstört werden kann. Seite 1 von 13
1 1.4 a) Zeichnen Sie das Schaltbild eines CMOS-Inverters und kennzeichnen Sie alle Anschlüsse (S, G, D, B, U DD, GND, U E, U A )! b) Tragen Sie die Transistortypen, Anschlüsse sowie die Dotierungen in den uerschnitt in Abb. 1.1 ein! Abbildung 1.1: uerschnitt eines CMOS-Inverters c) Der CMOS-Inverter soll ein symmetrisches Schaltverhalten haben. Welcher Zusammenhang muss hierfür gelten? Stellen Sie eine allgemeine Gleichung auf, welche als Variablen unter anderem die Weiten W n, W p sowie die Längen L n, L p der Transistoren beinhaltet! d) Zeichnen Sie in Abb. 1.2 die statische Übertragungskennlinie eines CMOS- Inverters und kennzeichnen Sie die Punkte, in denen mindestens ein Transistor den Arbeitsbereich wechselt! Die Versorgungsspannung betrage 1,5 V und es gelte U th,n = U th,p = 150 mv. Abbildung 1.2: Statische Übertragungskennlinie Seite 2 von 13
1 e) Stellen Sie in der Tabelle in Abb. 1.3 die Arbeitsbereiche der Transistoren abhängig von der Eingangsspannung U E zusammen und kennzeichnen Sie diese Bereiche in Abb. 1.2! Nr. U E n Kanal p Kanal 1 2 3 4 5 Abbildung 1.3: Betriebszustände der Transistoren Seite 3 von 13
2 Aufgabe 2: CMOS-Logik (25 Punkte) In dieser Aufgabe werden Grundlagen des Aufbaus von Logikschaltungen und deren Funktionsweise behandelt. Bei der Berechnung von Umladezeiten gelten für die Transistoren folgende Beziehungen: Versorgungsspannung VDD = 1.5 V Schwellspannung V th,n = V th,p = 0,5 V Transistorkenngröße k n = k p = 500 µa V 2 2.1 Gegeben ist folgende Funktion: = E 1 + E 2 + E 3 + E 4 E 5 a) Bestimmen Sie! Zeichnen Sie das Logikgatter in statischer CMOS-Logik! Für die folgenden Aufgabenpunkte ist das Gatter in Abbildung 2.1 gegeben. 2.2 Als nächstes wird das Schaltverhalten des Gatters untersucht. Die parasitären Transistorkapazitäten betragen: C GS,p = C GD,p = 45 ff C GS,n = C GD,n = 15 ff C DB,p = C SB,p = C DB,n = C SB,n = 5 ff Die Lastkapazität C L beträgt 50 ff! a) Bestimmen Sie die Kapazität C 1 am Knoten für den Schaltzustand (0,0,1)! b) Auf welchem Potential liegt der Knoten? c) Nun betrachten Sie die Kapazität C 2 am Knoten für den Eingangssignalwechsel von (0,0,1) (0,1,1). Überlegen Sie sich über welchen Kapazitäten ein doppelter Spannungshub auftritt! Berechnen Sie die Kapazität am Knoten! d) Vergleichen Sie das Ergebnis aus a) und c). Wie nennt man dieses Phänomen? Erklären Sie kurz, wie es zu diesem Phänomen kommt! 2.3 Das Gatter erfährt nun einen Eingangssignalwechsel (1,0,1) (0,1,0). Für die an den Knoten A,B und wirksamen Kapazitäten gilt: C A = 100 ff C B = 50 ff C = 220 ff a) Zeichnen Sie das RC-Ersatzschaltbild! b) Berechnen Sie die Zeit t LH unter Verwendung der Elmore-Gleichung! Seite 4 von 13
2 VDD = 1,5 V E1 A E2 E3 E1 E2 E3 B C L GND GND Abbildung 2.1: Schaltbild 2.4 Im nächsten Schritt soll die Zeit t LH minimiert werden. a) Welche Logikfamilie bietet sich zur Reduktion der Zeit t LH an? b) Zeichnen Sie das Logikgatter! c) Welchen Nachteil hat diese Logik in Bezug auf das ursprüngliche Gatter? Seite 5 von 13
3 Aufgabe 3: Schaltwerke (25 Punkte) 3.1 In Abb. 3.1 ist ein 3-Bit Serial-In-Parallel-Out (SIPO)-Schieberegister dargestellt. Die Ausgänge Out 2 und Out 3 sind über ein Logik-Gatter auf den Eingang zurückgeführt. Als Logik-Gatter stehen ein NOR- sowie ein XNOR-Gatter zur Verfügung. Die Lastkapazitäten C L repräsentieren die Eingangskapazitäten des Logik-Gatters. Es gelten folgende Daten: NOR MS-D-Flipflops (FF) Verzögerungszeit: t d,nor = 0,1 ns Eingangskapazität: C in = 4 ff Ausgangskapazität: C out = 6 ff XNOR Setup-Zeit: t su = 0,6 ns Verzögerungszeit: t d,xnor = 0,12 ns Halte-Zeit: t h = 0,3 ns Out 1 Out 2 Out 3 Logik Gatter D FF D FF D FF C in C out Cin C out C L Cin C out C L φ SIPO Schieberegister Abbildung 3.1: 3-Bit Serial-In-Parallel-Out-Schieberegister mit Beschaltung. a) Erläutern Sie kurz die Bedeutung von Setup- und Halte-Zeit und kennzeichnen Sie diese in Abb. 3.2 im Zeitstrahl A (unterschiedliche Farben oder Schraffierungen verwenden)! Beachten Sie dabei, dass die FFs positiv flankengesteuert sind! b) Markieren Sie in Abb. 3.2 im Zeitstrahl B nun noch das Zeitintervall, in dem sich die Eingangssignale der FFs ändern dürfen! c) Eine weitere Kenngröße der FFs ist die Zeit t φ. Was gibt diese Größe an? φ A B 0 1 ns 2 ns 3 ns Abbildung 3.2: Zeitstrahl zum Kennzeichnen von Setup- und Halte-Zeit. Seite 6 von 13
3 d) Stellen Sie nun für das Schieberegister 2 Beziehungen bzw. Ungleichungen zwischen den verschiedenen Zeiten und der Taktperiode T φ auf, die erfüllt werden müssen, damit eine fehlerfreie Funktionsweise des Schieberegisters gewährleistet ist! Berücksichtigen Sie dabei auch das Logik-Gatter! e) Typischerweise hängt die Zeit t φ von der Gesamtkapazität C i am Knoten Out i (i=1,2,3) ab. Hier gilt: t φ = 20 ps/ff C i Berechnen Sie die maximal erlaubte Lastkapazität C L,max, damit das Schieberegister sowohl mit dem NOR- als auch dem XNOR-Gatter bei der Frequenz f φ = 800 MHz betrieben werden kann! Hinweis: Diese Taktfrequenz stimmt nicht mit der Abb. 3.2 überein! f) Ein sog. Zustandsdiagramm kann dazu verwendet werden, um darzustellen, wie sich die Werte von Out i (i=1,2,3) durch das Eintreffen positiver Taktflanken ändern. Vervollständigen Sie in Abb. 3.3 die Zustandsdiagramme, wenn als Logikgatter ein NOR bzw. XNOR eingesetzt wird. Achten Sie dabei auf eine wiederkehrende Zustandsfolge! g) Bei Verwendung des NOR-Gatters wird durch das System ein Frequenzteiler realisiert. Bestimmen Sie den Teilungsfaktor des Frequenzteilers, d.h. das Verhältnis der Taktperiode T φ zur Periode von Out 1! NOR 0 0 0 φ Out 1 Out 2 Out 3 XNOR 0 0 0 φ Out 1 Out 2 Out 3 Abbildung 3.3: Zustandsdiagramme des Schieberegisters. Seite 7 von 13
4 Aufgabe 4: VHDL und Hochintegration (25 Punkte) In dieser Aufgabe werden grundlegende Kenntnisse der Hardwarebeschreibungssprache VHDL und ihre Anwendung auf den Entwurf mikroelektronischer Schaltungen geprüft. 4.1 In diesem Unterpunkt sollen allgemeine Fragen zu VHDL beantwortet werden. Bitte kennzeichnen Sie die von Ihnen gemachten Multiple-Choice-Antworten eindeutig! Pro Aufgabe können auch mehrere Antworten richtig sein! Falsche Kreuze führen zu Punktabzug! a) Geben Sie an, welche der folgenden Aussagen zu VHDL wahr sind: VHDL steht für Very High-level Design Language. VHDL kann auf der Register-Transfer-Ebene des Y-Diagramms von Gajski verwendet werden. In VHDL können alle Sprachkonstrukte synthetisiert werden. Eine VHDL-Beschreibung besitzt immer eine Entity. Die Beschreibung paralleler Anweisungen ist ein Grundprinzip von VHDL. b) Geben Sie an, welche der folgenden Aussagen zur Architecture wahr sind: In der Architecture wird die Funktion der Schaltung beschrieben. In der Architecture werden die Ein- und Ausgänge deklariert. Für die Architecture gibt es drei verschiedene Beschreibungsformen. Eine Architecture besitzt maximal einen Prozess. In der Architecture können Generics verwendet werden. c) Geben Sie an, welche der folgenden Aussagen zur Verhaltensbeschreibung wahr sind: Das Einbinden von Komponenten ist ein wesentliches Merkmal der Verhaltensbeschreibung. Die Verwendung von Prozessen ist ein wesentliches Merkmal der Verhaltensbeschreibung. Die Verhaltensbeschreibung ist die einzige Beschreibungsform, die synthetisierbar ist. Bei einer Verhaltensbeschreibung wird keine Configuration benötigt. Eine Verhaltensbeschreibung wird ausschließlich bei der Erstellung einer Testbench verwendet. Seite 8 von 13
4 d) Gegeben ist die folgende VHDL-Beschreibung: entity logik is port( clk,a,b,c : in std_logic; : out std_logic); end entity logik; architecture ARCH of logik is begin PROZ: process(clk) variable TEMP: std_logic; begin if clk event and clk= 1 then TEMP := A and B; <= TEMP and C; end if; end process PROZ; end architecture ARCH; Geben Sie an, welche der folgenden Aussagen zutreffend sind: Der Ausdruck process(clk) bedeutet, dass der Prozess PROZ auf das Taktsignal clk sensitiv ist und bei einer Änderung des Signalwertes von clk aktiviert wird. Die Verwendung von if clk event and clk= 1 then bedeutet, dass es sich um einen zur positiven Flanke des Taktsignals clk synchronen Prozess handelt. Der uellcode beschreibt die UND-Verknüpfung der Eingänge A, B und C, die direkt an den Ausgang gegeben wird. Der uellcode beschreibt die UND-Verknüpfung der Eingänge A, B und C, die über ein D-Flipflop an den Ausgang gegeben wird. Der uellcode beschreibt die UND-Verknüpfung der Eingänge A und B, die über ein D-Flipflop mit dem Eingang C UND-verknüpft ist. Das Ergebnis wird über ein weiteres D-Flipflop an den Ausgang gegeben. Seite 9 von 13
4 4.2 Geben Sie die VHDL-Beschreibung eines D-Flipflops mit einem 2:1-Multiplexer am D-Eingang (s. Abb. 4.1) an! Ergänzen Sie hierzu den folgenden uelltext, indem Sie die Funktion als Verhaltensbeschreibung einfügen! entity muxdff is port ( clk : in std_logic; D0 : in std_logic; D1 : in std_logic; sel : in std_logic; : out std_logic); end entity muxdff; D0 D1 sel clk 0 1 D muxdff architecture verhalten of muxdff is Abbildung 4.1: Komponente muxdff begin -- hier die Verhaltensbeschreibung eintragen: end architecture verhalten; 4.3 Nun soll die Komponente muxdff in dem Modul schaltung verwendet werden. Geben Sie die VHDL-Beschreibung für die Komponente schaltung nach Abb. 4.2 an! Ergänzen Sie hierzu den folgenden uelltext, indem Sie die Funktion als Strukturbeschreibung einfügen! entity schaltung is port ( clk : in std_logic; S : in std_logic; P : in std_logic_vector(2 downto 0); m : in std_logic; : out std_logic_vector(2 downto 0)); end entity schaltung; Seite 10 von 13
4 muxdff2 (2) muxdff1 (1) muxdff0 (0) S D0 D1 q_int(1) D0 D1 q_int(0) D0 D1 sel sel sel clk clk clk m clk P(2) P(1) P(0) Abbildung 4.2: Komponente schaltung architecture struktur of schaltung is -- hier die Strukturbeschreibung eintragen: Seite 11 von 13
4 -- Fortsetzung der Strukturbeschreibung: end struktur; 4.4 Nun soll die Funktion des Moduls schaltung überprüft werden. Ergänzen Sie hierzu in Abb. 4.3 die Signalverläufe der Ausgänge (2) bis (0)! Gehen Sie von einer idealen Simulation aus (keine Laufzeiten). clk S m P 000 111 000 (2) (1) (0) Abbildung 4.3: Signalverläufe der Komponente schaltung Seite 12 von 13
4 4.5 Beschreiben Sie in eigenen Worten die Funktion des Moduls schaltung! 4.6 Nun soll die Funktion der Komponente schaltung direkt, d.h. ohne das Einbinden von weiteren Komponenten in VHDL beschrieben werden. Ergänzen Sie hierzu den folgenden uelltext, indem Sie die Funktion als Verhaltensbeschreibung einfügen! entity schaltung is port ( clk : in std_logic; S : in std_logic; P : in std_logic_vector(2 downto 0); m : in std_logic; : out std_logic_vector(2 downto 0)); end entity schaltung; architecture verhalten of schaltung is end architecture verhalten; Seite 13 von 13
1 Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte) 1.1 Entwurfsverfahren für Integrierte Schaltungen Kreuzen Sie die wahren Aussagen an! Beim Entwurf mit Standardzellen führen die regelmäßigen Strukturen zu einer besseren Flächennutzung als bei einem voll kundenspezifischen Entwurf. EEPROMs sind durch ihre Programmierbarkeit besonders für den schnellen Entwurf komplexer Prozessorstrukturen geeignet. Gatearrays bieten eine Ersparnis von Entwicklungszeit gegenüber dem voll kundenspezifischen Entwurf, sind jedoch nicht so flexibel programmierbar wie FPGAs. 1.2 Nennen Sie zwei Parameter, von denen die Schwellspannung eines MOSFET abhängig ist: 1.Substratdotierung, Flachbandspannung,....................................... 2.U SB etc......................................................................... 1.3 MOS-Kondensator und MOS-Transistor Die folgenden Aussagen gelten für einen MOS-Kondensator bzw. selbstsperrenden MOS-Transistor auf p-dotiertem Silizium-Substrat. Kreuzen Sie die wahren Aussagen an! Bei einer MOS-Kapazität verringert sich der Kapazitätswert, wenn ausgehend von U GB > 0 das Potential am Gate vergrößert wird. Wenn die Spannung zwischen Gate und Substrat kleiner als Null wird, befindet sich der Transistor in Inversion. Wenn die Bulk-Drain-Spannung UBD zwischen Substrat und der Drain-Gebiet eines n-kanal-mosfet ausreichend positiv wird, führt dies zu so großen Strömen, dass das Bauelement zerstört werden kann. Integrierte Digitalschaltungen F07 - Seite 1 von 13
1 1.4 a) Siehe Abb. 1.1. U DD G S B D U E U A D B G S GND Abb. 1.1: Schaltbild b) Siehe Abb. 1.2. c) µ nw n L n = µpwp L p d) Siehe Abb. 1.3. e) Siehe Tabelle 1.4 und Abb. 1.3! Nr. U E n Kanal p Kanal 1 0-150 mv gesperrt ohmsch 2 150-750 mv abgeschnürt ohmsch 3 750 mv abgeschnürt abgeschnürt 4 750-1350 mv ohmsch abgeschnürt 5 1350-1500 mv ohmsch gesperrt Abb. 1.4: Betriebszustände der Transistoren Integrierte Digitalschaltungen F07 - Seite 2 von 13
1 p -kanal n -kanal S(U p DD) G(U) S n(gnd) p E D(U) p A D(U) n A G(U) n E p+ p+ n+ n+ n Abb. 1.2: uerschnitt eines CMOS-Inverters p-substrat 1500 1 1200 2 U [mv] E 900 600 3 300 5 0 0 300 600 900 1200 1500 U A [mv] Abb. 1.3: Statische Übertragungskennlinie 4 Integrierte Digitalschaltungen F07 - Seite 3 von 13
2 Aufgabe 2: CMOS-Logik (25 Punkte) 2.1 Aufgabe a) = E 1 E 2 E 3 (E 4 + E 5 ) VDD E1 E2 E3 E4 E5 E1 E2 E3 E4 E5 GND Abb. 2.1: Schaltbild der Logik 2.2 Schaltverhalten des Gatters: a) C 1 = C GD,E1,n +C GD,E2,n +C GD,E2,p +C GD,E3,p +C DB,E1,n +C DB,E2,n +C DB,E2,p +C DB,E3,p + C L = 190 ff b) Der Knoten liegt auf VDD! c) Die Gate-Drain-Kapazität der Transistoren, die mit E2 angesteuert werden, werden doppelt gezählt: C 1 = C GD,E1,n + 2 C GD,E2,n + 2 C GD,E2,p + C GD,E3,p + C DB,E1,n + C DB,E2,n + C DB,E2,p + C DB,E3,p + C L = 250 ff d) C 2 > C 1 aufgrund des Millereffekts. Erläuterung siehe Skript Kapitel 5.2.7.! Integrierte Digitalschaltungen F07 - Seite 4 von 13
2 2.3 Eingangssignalwechsel (1,0,1) (0,1,0). a) siehe Abb. 2.2 VDD R on,p Ron,p C A R on,n C C B GND Abb. 2.2: RC-ESB: a) (101) b) Wechsel zu (010) b) t LH = 2.2(R on,p C A + 2 R on,p (C B + C )) 1 mit R on,p = = 2000Ω k p (VDD V th,p ) t LH = 2,82 ns 2.4 Im nächsten Schritt soll die Zeit t LH minimiert werden. a) Pseudo NMOS-Logik b) siehe Abbildung 2.3 VDD E1 GND E2 E3 GND Abb. 2.3: Schaltung in Pseudo-NMOS Logik c) Wenn das PDN aktiv ist, fliesst ein statischer Strom! Integrierte Digitalschaltungen F07 - Seite 5 von 13
3 Aufgabe 3: Schaltwerke (25 Punkte) 3.1 a) Setup-Zeit: Zeit, die das Signal an D bereits vor der Taktflanke anliegen muss Halte-Zeit: Zeit, die das Signal an D auch noch nach der Taktflanke anliegen muss s. Abb. 3.1 b) s. Abb. 3.1 φ A Setup Zeit Halte Zeit B 0 1 ns 2 ns 3 ns Abb. 3.1: Zeitstrahl zum Kennzeichnen von Setup- und Halte-Zeit. c) Verzögerungszeit. Zeit nach der Taktflanke, bis den Wert von D übernimmt. d) Bedingung 1: t h < t φ Bedingung 2: t φ + t su + max(t d,nor,t d,xnor ) < T φ e) f) s. Abb. 3.2 g) Teilungsfaktor: 5 T φ t su max(t d,nor,t d,xnor ) > t φ 1 t su max(t d,nor,t d,xnor ) f φ = 20 ps ff (C L,max + C in + C out ) 1 0,6 ns 0,12 ns 800 MHz = ps 20 ff (C L,max + 4 ff + 6 ff) C L,max = 16,5 ff Integrierte Digitalschaltungen F07 - Seite 6 von 13
3 NOR φ 1 0 0 1 1 0 0 0 0 Out 1 Out 2 Out 3 0 0 1 0 1 1 XNOR φ 1 0 0 1 1 0 0 1 1 0 0 0 Out 1 Out 2 Out 3 0 0 1 0 1 0 1 0 1 Abb. 3.2: Zustandsdiagramme des Schieberegisters. Integrierte Digitalschaltungen F07 - Seite 7 von 13
4 Aufgabe 4: VHDL und Hochintegration (25 Punkte) In dieser Aufgabe werden grundlegende Kenntnisse der Hardwarebeschreibungssprache VHDL und ihre Anwendung auf den Entwurf mikroelektronischer Schaltungen geprüft. 4.1 In diesem Unterpunkt sollen allgemeine Fragen zu VHDL beantwortet werden. Bitte kennzeichnen Sie die von Ihnen gemachten Multiple-Choice-Antworten eindeutig! Pro Aufgabe können auch mehrere Antworten richtig sein! Falsche Kreuze führen zu Punktabzug! a) Geben Sie an, welche der folgenden Aussagen zu VHDL wahr sind: VHDL steht für Very High-level Design Language. VHDL kann auf der Register-Transfer-Ebene des Y-Diagramms von Gajski verwendet werden. In VHDL können alle Sprachkonstrukte synthetisiert werden. Eine VHDL-Beschreibung besitzt immer eine Entity. Die Beschreibung paralleler Anweisungen ist ein Grundprinzip von VHDL. b) Geben Sie an, welche der folgenden Aussagen zur Architecture wahr sind: In der Architecture wird die Funktion der Schaltung beschrieben. In der Architecture werden die Ein- und Ausgänge deklariert. Für die Architecture gibt es drei verschiedene Beschreibungsformen. Eine Architecture besitzt maximal einen Prozess. In der Architecture können Generics verwendet werden. c) Geben Sie an, welche der folgenden Aussagen zur Verhaltensbeschreibung wahr sind: Das Einbinden von Komponenten ist ein wesentliches Merkmal der Verhaltensbeschreibung. Die Verwendung von Prozessen ist ein wesentliches Merkmal der Verhaltensbeschreibung. Die Verhaltensbeschreibung ist die einzige Beschreibungsform, die synthetisierbar ist. Bei einer Verhaltensbeschreibung wird keine Configuration benötigt. Eine Verhaltensbeschreibung wird ausschließlich bei der Erstellung einer Testbench verwendet. Integrierte Digitalschaltungen F07 - Seite 8 von 13
4 d) Gegeben ist die folgende VHDL-Beschreibung: entity logik is port( clk,a,b,c : in std_logic; : out std_logic); end entity logik; architecture ARCH of logik is begin PROZ: process(clk) variable TEMP: std_logic; begin if clk event and clk= 1 then TEMP := A and B; <= TEMP and C; end if; end process PROZ; end architecture ARCH; Geben Sie an, welche der folgenden Aussagen zutreffend sind: Der Ausdruck process(clk) bedeutet, dass der Prozess PROZ auf das Taktsignal clk sensitiv ist und bei einer Änderung des Signalwertes von clk aktiviert wird. Die Verwendung von if clk event and clk= 1 then bedeutet, dass es sich um einen zur positiven Flanke des Taktsignals clk synchronen Prozess handelt. Der uellcode beschreibt die UND-Verknüpfung der Eingänge A, B und C, die direkt an den Ausgang gegeben wird. Der uellcode beschreibt die UND-Verknüpfung der Eingänge A, B und C, die über ein D-Flipflop an den Ausgang gegeben wird. Der uellcode beschreibt die UND-Verknüpfung der Eingänge A und B, die über ein D-Flipflop mit dem Eingang C UND-verknüpft ist. Das Ergebnis wird über ein weiteres D-Flipflop an den Ausgang gegeben. Integrierte Digitalschaltungen F07 - Seite 9 von 13
4 4.2 Geben Sie die VHDL-Beschreibung eines D-Flipflops mit einem 2:1-Multiplexer am D-Eingang (s. Abb. 4.1) an! Ergänzen Sie hierzu den folgenden uelltext, indem Sie die Funktion als Verhaltensbeschreibung einfügen! entity muxdff is port ( clk : in std_logic; D0 : in std_logic; D1 : in std_logic; sel : in std_logic; : out std_logic); end entity muxdff; D0 D1 sel clk 0 1 D muxdff architecture verhalten of muxdff is begin -- hier die Verhaltensbeschreibung eintragen: action: process(clk) begin if rising_edge(clk) then if sel= 0 then <= D0; else <= D1; end if; end if; end process action; end architecture verhalten; Abb. 4.1: Komponente muxdff 4.3 Nun soll die Komponente muxdff in dem Modul schaltung verwendet werden. Geben Sie die VHDL-Beschreibung für die Komponente schaltung nach Abb. 4.2 an! Ergänzen Sie hierzu den folgenden uelltext, indem Sie die Funktion als Strukturbeschreibung einfügen! entity schaltung is port ( clk : in std_logic; S : in std_logic; P : in std_logic_vector(2 downto 0); m : in std_logic; : out std_logic_vector(2 downto 0)); end entity schaltung; Integrierte Digitalschaltungen F07 - Seite 10 von 13
4 muxdff2 (2) muxdff1 (1) muxdff0 (0) S D0 D1 q_int(1) D0 D1 q_int(0) D0 D1 sel sel sel clk clk clk m clk P(2) P(1) P(0) Abb. 4.2: Komponente schaltung architecture struktur of schaltung is -- hier die Strukturbeschreibung eintragen: component muxdff is port ( clk : in std_logic; D0 : in std_logic; D1 : in std_logic; sel : in std_logic; : out std_logic); end component muxdff; signal q_int : std_logic_vector(1 downto 0); begin muxdff2: muxdff port map ( clk => clk, D0 => S, D1 => P(2), sel => m, => q_int(1)); muxdff1: muxdff port map ( clk => clk, D0 => q_int(1), D1 => P(1), sel => m, => q_int(0)); Integrierte Digitalschaltungen F07 - Seite 11 von 13
4 -- Fortsetzung der Strukturbeschreibung: muxdff0: muxdff port map ( clk => clk, D0 => q_int(0), D1 => P(0), sel => m, => (0)); (2) <= q_int(1); (1) <= q_int(0); end architecture struktur; 4.4 Nun soll die Funktion des Moduls schaltung überprüft werden. Ergänzen Sie hierzu in Abb. 4.3 die Signalverläufe der Ausgänge (2) bis (0)! Gehen Sie von einer idealen Simulation aus (keine Laufzeiten). clk S m P 0000 1111 0000 (2) (1) (0) Abb. 4.3: Signalverläufe der Komponente schaltung Integrierte Digitalschaltungen F07 - Seite 12 von 13
4 4.5 Beschreiben Sie in eigenen Worten die Funktion des Moduls schaltung! Es handelt sich um ein Schieberegister, das mit m= 1 mit dem Wert P vorgeladen werden kann. Ein weiterer möglicher Anwendungsfall ist die Verwendung der Schaltung für eine 4- bit-parallel-seriell-, bzw. 4-bit-Seriell-Parallel-Umsetzung. Mit m= 0 kann ein Datenwort über P eingelesen und in den nächsten vier Takten über (0) ausgegeben werden. Mit m= 1 kann ein serielles Datenwort über S in vier Takten in das Register eingelesen und dann parallel ausgegeben werden. 4.6 Nun soll die Funktion der Komponente schaltung direkt, d.h. ohne das Einbinden von weiteren Komponenten in VHDL beschrieben werden. Ergänzen Sie hierzu den folgenden uelltext, indem Sie die Funktion als Verhaltensbeschreibung einfügen! entity schaltung is port ( clk : in std_logic; S : in std_logic; P : in std_logic_vector(2 downto 0); m : in std_logic; : out std_logic_vector(2 downto 0)); end entity schaltung; architecture verhalten of schaltung is signal q_int : std_logic_vector(2 downto 0); begin action: process (clk) begin if rising_edge(clk) then if m= 1 then q_int <= P; else q_int(2) <= S; q_int(1) <= q_int(2); q_int(0) <= q_int(1); end if; end if; end process action; <= q_int; end architecture verhalten; Integrierte Digitalschaltungen F07 - Seite 13 von 13