2. Halbleiterspeicher Speicher mit wahlfreiem Zugriff (Random Access Memory): Zu jeder Speicherstelle kann gleich schnell zugegriffen werden. Matrixförmige Anordnung von 1Bit Speicherzellen, jede Speicherzelle ist durch Auswahl einer Zeile und einer Spalte eindeutig bestimmt. Organisation mal n : n Bit mit einer Adresse gleichzeitig angesprochen z.b. 32k x 8 Schreib-/Lesespeicher Speicherinhalt geht bei Abschalten der Versorgungsspannung verloren. SRAM: Statisches Ram (Random Access Memory) Speicherzelle besteht aus einer bistabilen Kippstufe (FlipFlop) Hoher Bauteileaufwand (6 Transistoren pro Zelle) geringe Speicherdichte. Kurze Zykluszeiten Verwendung als Cachespeicher Geringer Stromverbrauch Batteriepufferung möglich GEMP1 Kap2-1
Asynchrones SRAM P41256L (Low Power 32kx8 static CMOS RAM): GEMP1 Kap2-2
GEMP1 Kap2-3
GEMP1 Kap2-4
GEMP1 Kap2-5
Synchrones SRAM Eingangssignale (Adresse, Daten, Steuersignale) werden mit Taktflanke übernommen. Daten werden taktsynchron ausgegeben. Burstmodus: Nach Übernahme einer Adresse werden der Inhalt dieser Adresse und mit folgenden Takten die Inhalte der nachfolgenden Adressen gelesen (geschrieben). Während der Ausgabe eines Datums kann gleichzeitig eine neue Adresse übernommen werden (selbe Taktflanke). Beispiel: mt56lc256k Byteweises Schreiben möglich: BWE#, WEL#, WEH# ADV#: Address Advance; aktiviert internen Burstzähler ADSP#: Address Status Processor; unterbricht einen Burstvorgang, löst die Übernahme einer neuen externen Adresse aus und startet einen (internen) Lesevorgang. ADSC#: Address Status Controller; unterbricht einen Burstvorgang, löst die Übernahme einer neuen externen Adresse aus und startet einen Lese- oder Schreibvorgang. ZZ: Snooze Enable; bringt den Baustein in einen low power Zustand, Daten bleiben erhalten, alle Signale werden ignoriert. Mode: wählt zwischen linear burst und interleaved burst GEMP1 Kap2-6
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GEMP1 Kap2-9
Dynamisches RAM Information ist in Form von Ladung auf einem Kondensator gespeichert. Dieser Kondensator ist Teil des Koppeltransistors Nur ein Bauelement pro Speicherzelle hohe Speicherdichte. Periodisches Auffrischen des Speicherinhaltes (refreshing) nötig (Leckströme). Adresse wird in zwei Teilen zeitlich hintereinender angelegt (weniger Anschlüsse). Organisation x1, x4, x8, x16 Beispiel : GLT4160L04 4Mx4 GEMP1 Kap2-10
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SDRAM (Synchrones Dynamisches Ram) Eingangssignale (Adresse, Daten, Steuersignale) werden mit Taktflanke übernommen. Daten werden taktsynchron ausgegeben. Zwei oder vier Speicherbänke (on chip interleaving) Burstmodus (linear oder interleaved), Länge einstellbar (1, 2, 4, 8, full page) Read latency (Anzahl der Takte zwischen Lesekommando und Datenausgabe) einstellbar. M5M4V4S40CTB (4M (2-BANK x 131072-WORD x 16-BIT) Synchronous DRAM) Grundlegende Kommandos Activate (ACT) [/RAS =L, /CAS =/WE =H]: Aktiviert eine Zeile in einer Bank, Auswahl der Bank mit BA und der Zeilenadresse mit A 0 bis A 8 Read (READ) [/RAS =H, /CAS =L, /WE =H]: Startet einen Burst-Lesevorgang von der aktivierten Bank, Auswahl der Spaltenadresse mit A 0 bis A 7. Das erste Datum erscheint nach der eingestellten Verzögerung (latency) am Datenausgang. GEMP1 Kap2-16
Write (WRITE) [/RAS =H, /CAS =/WE =L]: Startet einen Burst-Schreibvorgang in die aktivierte Bank, Auswahl der Spaltenadresse mit A 0 bis A 7. Precharge (PRE) [/RAS =L, /CAS =H, /WE =L]: Deaktiviert die mit BA ausgewählte aktive Bank und beendet einen evt. laufenden Burst nach eingestellter Verzögerung. Auto-Refresh (REFA) [/RAS =/CAS =L, /WE =CKE =H]: Startet einen Auto-Refresh- Zyklus, Refresh-Adresse und Bankauswahl werden intern generiert. Mode Register GEMP1 Kap2-17
GEMP1 Kap2-18
DDR-SDRAM (Double Data Rate) SDRAM bei dem sowohl bei der steigenden als auch bei der fallenden Flanke des Taktes ein Datentransfer stattfindet. Derzeit 166MHz Taktfrequenz 333M Transfers/Sekunde. RDRAM (RAMBUS) Ursprünglich von der Fa. Rambus entwickeltes Konzept für ein serielles Speicherinterface Verwendet wie DDR-SDRAM beide Taktflanken Besteht aus Controller, Channel (mehrere unabhängige Kanäle möglich) und RDRAM Channel: 16-Bit Datenbus, 8-Bit Adressbus (3 Bit Zeilen und 5 Bit Spalten parallel), hohe Taktfrequenz bis 533MHz kritisches Boarddesign (Übersprechen, Reflexionen, Skew), kurze Signalwege, Terminierung der Leitungen, geringer Signalhub (800mV). Paketorientierte Übertragung: Sowohl Daten als auch Adressen werden mit 4 Taktzyklen (8 Flanken) als Block übertragen. RDRAM-intern breiter Datenpfad (128Bit) zwischen Speichermatrix und Datenport mit geringerem Takt. Interne Logik teilt die 128 Bit in 16-Bit Pakete. Derzeit wesentlich teurer als DDR-SDRAM GEMP1 Kap2-19
Festwertspeicher: Information bleibt nach Abschalten der Versorgungsspannung erhalten. (M)ROM: (Mask) Read Only Memory Speicherzelle besteht aus leitender oder nichtleitender Verbindung bzw. MOSFET mit niedriger oder hoher Schwellspannung Information wird bei der Herstellung eingebracht (irreversibel) Businterface wie bei ASRAM. Nur für große Stückzahlen PROM: Programmable Read Only Memory Vom Anwender programmierbar (irreversible) Speicherzelle besteht aus einer auftrennbaren galvanischen Verbindung (Fusable Link) oder einem PN-Übergang, der leitend gemacht werden kann (AIM, Avalanche Induced Migration). Businterface wie bei ASRAM. GEMP1 Kap2-20
EPROM: Erasable PROM Speicherzelle besteht aus einem FAMOS Transistor (Floating gate Avalanche MOS) Befindet sich auf dem hochisolierten Gate keine elektrische Ladung, besitzt der Transistor eine niedrige Schwellspannung und wird bei Ansteuerung der Zeilenleitung leitend. Ist auf dem Gate eine negative Ladung vorhanden, hat der Transistor eine hohe Schwellspannung und wird bei Ansteuerung nicht leitend. Die Programmierung (Aufbringen von negativer Ladung auf das Gate) erfolgt durch Anlegen einer Spannung (ca. 12V) zwischen D und S sowie zwischen G und S (Programmiergerät). Businterface wie bei ASRAM. Durch Zufuhr von Energie (UV-Strahlung) fließt die Ladung von den Gates wieder ab und der Baustein ist gelöscht. EEPROM: Electrically Erasable PROM Speicherzelle besteht aus einem FLOTOX Transistor (floating gate tunnel oxid). Ähnlich dem FAMOS Transistor (anders geformte Gates). Befindet sich keine Ladung auf dem isolierten Gate, ist der Transistor selbstleitend, anderenfalls selbstsperrend zusätzlich ein Ankoppeltransistor pro Zelle notwendig geringere Speicherdichte als EPROM Durch eine positive Spannung zwischen Drain und Gate kann das isolierte Gate wieder entladen werden. Jedes Speicherwort ist gezielt wiederprogrammierbar. Erzeugung der nötigen Spannungen und Ablaufsteuerung zum Löschen und Programmieren sind am Baustein integriert Baustein in der Schaltung programmierbar; Businterface wie bei ASRAM. Bausteine auch mit serieller Schnittstelle verfügbar. GEMP1 Kap2-21
FLASH Memory: 1-Transistor-Zelle hohe Packungsdichte. Ähnlich der EPROM-Zelle, jedoch wesentlich geringerer Abstand zwischen dem isolierten Gate und dem Substrat elektrisch löschbar. Baustein in Blöcken löschbar und wiederbeschreibbar. Neue Entwicklung: Multi-Level Cell: dzt. Bis zu 8 unterschiedliche Ladungsmengen auf dem isolierten Gate möglich 3-Bit Information in einer Zelle gespeichert. NOR-Architektur: Wahlfreier Zugriff für Programmcode geeignet (XIP). Businterface wie bei ASRAM oder SSRAM (Burst). NAND-Architektur: Zugriff innerhalb eines Blocks sequentiell nicht für XIP, höhere Speicherdichte und kürzere Lösch- und Programmierzeiten als NOR- Architektur besonders zur Datenspeicherung geeignet (PC Cards, Compact Flash, MP3 Player, etc.). Businterface: Multiplex von Kommandos, Adressen und Daten. NVRAM (Non Volatile RAM) Asynchrones SRAM mit EEPROM als Backup Speicher. Wird ein Ausfall der Versorgungsspannung rechtzeitig erkannt, kann der Inhalt des SRAM ins EEPROM übertragen werden. Beim Anschalten der Versorgungsspannung wird der Inhalt des SRAM aus dem EEPROM restauriert. BBSRAM (Battery Backed SRAM) Asynchrones SRAM mit im Gehäuse integrierter Batterie. Die Batterie übernimmt bei Spannungsausfall die Versorgung zum Datenerhalt des SRAM. GEMP1 Kap2-22