Diode und Transistor P. Fischer, TI, Uni Mannheim, Seite 1
Etwas Physik Feld E zeigt von positiven Ladungen zu negativen Ladungen (Elektronen fließen entgegen den Feldlinien!) E = grad Ψ = - dv(x) / dx Ψ = E(x') dx' Maxwell-Gleichung: E(x) da = Q/ εε 0 'das Integral über die austretenden Felder entspricht der eingeschlossenen Ladung' Gauss'scher Satz: div E = ρ/εε 0 = Maxwellgleichung in differentieller Form Poissongleichung: 2 Ψ/ x 2 = ρ/εε 0 = Gauss'scher Satz! Laplacegleichung: 2 Ψ/ x 2 = 0 im leeren Raum. Spezialfall der Poissongleichung Stromdichte: j(x) = σ E(x) ([j] = A/m 2, [E] = V/m, [σ] = A/(Vm) = S/m) Leitfähigkeit: σ = q n µ (n = Ladungsträgerdichte, q = Ladung, µ = Mobilität) ([q] = C, [n] = m -3, [µ] = m 2 /Vs) Widerstand ρ[ωm] = E/j = 1/σ (R= ρ l/d) P. Fischer, TI, Uni Mannheim, Seite 2
Ein paar Konstanten (f. Silizium) ρ 7.87 gcm -3 Dichte E g 1.12 ev Bandlücke bei 300K N atome 5 x 10 22 cm -3 Atomdichte N i 1.45 x 10 10 cm -3 Eigenleitungsdichte bei 300K µ e 1400 cm 2 /Vs Elektronenbeweglichkeit (Mobilität) bei nicht zu hohen Feldern µ h 480 cm 2 /Vs Löcherbeweglichkeit (v = µe) q 1.602 x 10-19 C Elementarladung k 1.381 x 10-23 J/K Boltzmann-Konstante 4kT 1.657 x 10-20 J Rauschleistungsdichte bei 300K U T = kt/q = 25.9 mv Temperaturspannung bei 300K ε 0 8.854 x 10-12 F/m Suszeptibilität des Vakuums. (Merke: C = ε 0 A/d, 1m x 1m x 1m: ~10pF) ε Si 11.9 Dielektrizitätskonstante Silizium ε SiO2 3.90 Dielektrizitätskonstante Silizium-Dioxid E max ~3 x 10 7 V/m Durchbruchfeldstärke P. Fischer, TI, Uni Mannheim, Seite 3
Bänder / Dotierung Silizium-Kristall Entstehung der Bänder, Valenz- und Leitungsband Fermiverteilung Eigenleitung n i, Löcherleitung f(e) 1 = 1 + E E ) /kt e ( F Applet Applets Applets Applet N-Dotierung (z.b. Phosphor, Arsen, 10 14-20 cm -3 ), Lage der Energieniveaus der Donatoren P-Dotierung (z.b. Bor), Energieniveaus Massenwirkungsgesetz: n x p = n i 2 Applet Applet Fermi-Niveaus bei dotierten Halbleitern: - n-dotierung Verschiebung nach oben zur Leitungsbandkante hin - p-dotierung Verschiebung nach unten zur Valenzbandkante hin Die Art der Dotierung wird mit p oder n markiert, reines ('intrinsisches') Silizium mit i. Die Stärke der Dotierung wird mit hochgestellten + oder markiert: n -, p ++ P. Fischer, TI, Uni Mannheim, Seite 4
Die Diode (p-n-übergang) 1,0 0,9 0,8 0,7 0,6 I D [A] 0,5 0,4 0,3 0,2 0,1 0,0-0,1-1,0-0,8-0,6-0,4-0,2 0,0 0,2 0,4 0,6 0,8 1,0 V D [V] P. Fischer, TI, Uni Mannheim, Seite 5
pn-diode durch Implantation In eine (z.b.) n- dotierte Si-Scheibe ('Wafer') werden an der Oberfläche stark dotierte Gebiete erzeugt JEDER pn-übergang bildet eine Diode. Sie ist meist 'unerwünscht' ein 'parasitäres' Element (insbesondere Drain, Source und Bulk des MOS) Aluminium Kontakte Kathode Anode SiO 2 n + n - dotierter Wafer p + 300-800 µm Querschnitt eines pn-übergangs auf einem Chip p n Anode Kathode Prinzipieller Aufbau Schaltsymbol P. Fischer, TI, Uni Mannheim, Seite 6
Ausbildung der Verarmungszone Wir betrachten einen (idealisierten) 'abrupten' Übergang zwischen n- und p-bereich Aufgrund des Konzentrationsgefälles diffundieren Elektronen aus dem n- in den p-bereich und Löcher aus dem p- in den n-bereich. Es entstehen Verarmungszonen ohne bewegliche Ladungsträger. Die verbleibenden ortsfesten Atomrümpfe verursachen geladene Raumladungszonen: Positive Raumladung im n-bereich, negative im p-bereich Die Raumladungszonen verursachen ein elektrisches Feld Das Feld muß von einem Potentialunterschied begleitet werden. Das 'eingebaute' Diodenpotential (Built-in- Potential). Es hängt nur von den Dotierungen ab. Im Feld driften Elektronen in den n-bereich und Löcher in den p-bereich zurück Die Dicke der Raumladungszone ergibt sich aus dem Gleichgewicht zwischen Feld- und Diffusionsstrom In der Realität ist nimmt die Raumladungszone am Rand stetig nach Null ab, die Übergangszone ist aber dünn, so daß die Annahme einer kastenförmigen Verteilung gut ist P. Fischer, TI, Uni Mannheim, Seite 7
Der p-n-übergang Aneinanderfügen von p- und n- Bereich Applet Berechnung der Diffusionsspannnung Tafel (2 x) Berechnung Dicke Sperrschicht Tafel Näherung N D sehr groß (Beachte Massenwirkungsgesetz: ln p + ln n = const.!) Berechnung der Kapazität der Sperrschicht, Koeffizient m Kennlinie der Diode Applet Tafel Tafel, Applet P. Fischer, TI, Uni Mannheim, Seite 8
Diodenstrom Linear und Logarithmisch 1,0 1000 I D [A] 0,9 0,8 0,7 0,6 0,5 0,4 0,3 0,2 I D [A] 100 10 1 0,1 0,01 1E-3 1E-4 1E-5 1E-6 1E-7 1E-8 0,1 0,0-0,1-1,0-0,8-0,6-0,4-0,2 0,0 0,2 0,4 0,6 0,8 1,0 V D [V] 1E-9 1E-10 1E-11 1E-12 0,0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 V D [V] I I (e UD/ UTH D = S 1 ) P. Fischer, TI, Uni Mannheim, Seite 9
Zusammenfassung Die Diode leitet, wenn eine positive Spannung am p-bereich anliegt Vorwärtsstrom ist I D = I S (e V D / U T 1). (V D ist angelegte Spannung, U T = kt/q ~ 26mV bei 300K) Der Strom verzehnfacht sich etwa alle 60mV Das E-Feld ist am Übergang am höchsten Die Sperrschicht wächst in den schwach dotierten Bereich. Diese ist um so dicker, je schwächer die Dotierung ist. Entsprechend ist die Kapazität kleiner Bei einer abrupten Grenzschicht: - Die Sperrschicht wächst wie die Wurzel aus der Spannung (mit Offset durch die Diffusionsspannung) - Die Kapazität sinkt mit der Wurzel aus der angelegten Spannung Die berechtete Kapazität ist differentiell, d.h. sie gilt nur für eine feste Spannung an der Diode. Es gilt NICHT: Q = ½ C U 2! P. Fischer, TI, Uni Mannheim, Seite 10
Der JFET s. Tafel u. Skript, Applet Schaltsymbol (Drain und Source können meist vertauscht werden): Drain n+ p+ n+ Gate Bulk (Backgate) n- p+/- Source P. Fischer, TI, Uni Mannheim, Seite 12
Der MOS Transistor P. Fischer, TI, Uni Mannheim, Seite 13
Aufbau eines NMOS Transistors Polysilizium Source Gate Gate-Oxid Feld-Oxid (SiO 2 ) Drain Bulk (Body) n + n + p + p - Substrat Meist W>L: Von oben: W L P. Fischer, TI, Uni Mannheim, Seite 14
Schwellenspannung V T 0V Gate 0V 0V Source Drain Bulk n + n + p + Verarmungszone Inversionsschicht p - Substrat An den Drain- und Source-Dioden bilden sich Verarmungszonen aus Bei genügend positivem Gate bildet sich unter dem Gate eine (n-leitende) Inversionsschicht aus, durch die Strom von Drain nach Source fließen kann. Die Gate-Source-Spannung V GS, ab der starke Inversion vorliegt, ist die Schwellenspannung V T Sie liegt bei 'Deep-Submicron' - Technologien (L min <0.5µm) bei ca. V T ~0.5V P. Fischer, TI, Uni Mannheim, Seite 15
Akkumulation Verarmung - Inversion Herleitung der Kennlinie: Tafel, Skript, Applet 1 C/C 0 niedrige Frequenz Akkumulation Inversion hohe Frequenz V Threshold V Gate C 0 = ε 0 ε SiO2 A/t ox Verarmung P. Fischer, TI, Uni Mannheim, Seite 16
Linearer Bereich V G >V T V S =0V Gate V DS ~0.3V 0V Source Drain Bulk n + n + p + n-kanal p - Substrat Bei keinen Drain-Source-Spannungen V DS bleibt der Kanal enthalten Dies ist der Fall solange V DS < V GS -V T Der Transistor verhält sich wie ein Widerstand, der bei V GS < V T unendlich wird: I D = a V DS Man spricht vom Linearen Bereich P. Fischer, TI, Uni Mannheim, Seite 17
Sättigung V G >V T V S =0V Gate V DS =V G -V T 0V Source Drain Bulk n + n + p + Kanal verschwindet p - Substrat Bei sehr positiver Drain-Spannung verschwindet der Kanal an der Drain-Seite. Man spricht von 'pinch-off' (Abschnüren) Diese Sättigung tritt ein, wenn V DS = V DSat = V GS -V T Der Strom steigt mit steigendem V DS > V GS -V T (fast) nicht weiter an Genauer: Da mit siegendem V DS die Länge des Kanals abnimmt, steigt der Strom weiter leicht an. man spricht von Kanallängenmodulation P. Fischer, TI, Uni Mannheim, Seite 18
Strom-Spannungs-Formeln in starker Inversion Formeln in 'starker Inversion', d.h. V GS >> V T Linearer Bereich: I D = K N W L (V GS V T )V DS V 2 DS 2 für V DS < V GS V T Sättigung: I D K 2 W L N 2 = (VGS VT) ( 1 + λv DS ) für V DS > V GS V T Mit dem Transkonduktanzparameter K N ε ε t 0 = µ NCOX = µ N OX OX (Oft auch β=k W/L) Daneben gibt es auch den Bereich schwacher Inversion, 'weak Inversion' oder Subthreshold-Bereich. Dort is der Drainstrom klein und hängt Exponentiel von V GS ab P. Fischer, TI, Uni Mannheim, Seite 19
Ausgangskennlinie (I-V Plot) eines NMOS 600 I D (µa) 500 400 300 200 100 V DS = V GS - V T Linear V GS = 2.5V Sättigung V GS = 2.0V V GS = 1.5V V GS = 1.0V Quadratischer Zusammenhang 0 0 0,5 1 1,5 2 2,5 V DS (V) NMOS, 0.25um, L d = 10nm, W/L = 1.5, V T = 0.4V P. Fischer, TI, Uni Mannheim, Seite 20
Ausgangswiderstand (Early-Effekt) Bei steigender Drainspannung wird die Pinch-Off-Region größer der Kanal wird effektiv kürzer W/L steigt I D steigt Man spricht von Kanallängen-Modulation oder Early-Effekt. Einfache Parametrisierung durch Faktor (1 - l V DS ) Schnittpunkt mit der x-achse bei V Early = 1/l Je länger der Transistor, desto kleiner der Early-Effekt: V Early ~ L oder l ~ 1/L P. Fischer, TI, Uni Mannheim, Seite 21
PMOS Der PMOS muß ein einem n-substrat sitzen. Wenn der Wafer (für den NMOS) p - -dotiert ist, wird eine n - -dotierte Wanne (engl. 'well') eingebaut NMOS PMOS x 10-4 0 VGS = -1.0V Die Kennlinien sind genauso wie beim NMOS mit - negativen Polaritäten - kleinerem K p (geringere Mobilität der Löcher) I D (A) -0.2-0.4-0.6-0.8 VGS = -1.5V VGS = -2.0V VGS = -2.5V -1-2.5-2 -1.5-1 -0.5 0 V DS (V) P. Fischer, TI, Uni Mannheim, Seite 22
Schwellenspannung Die Schwellenspannung (Eintritt starker Inversion) hängt von vielen Faktoren ab: - Unterschied in den Austrittsarbeiten zwischen Gate und Substrat-Material - Oxid-Dicke - Energieniveaus an der SiO 2 Si Grenzfläche - Dotierung Sie kann durch die Technologie eingestellt werden. Negative Schwellen (für einen NMOS) und V T =0 'Zero-VT-Device' sind möglich Man spricht von Enhancement Devices = 'normally off', wenn der Kanal bei V GS =0V noch nicht existiert und (beim NMOS) durch eine positive Gatespannung erst gebildet werden muß. Depletion Devices = 'normally on', wenn der Kanal bei V GS =0V schon existiert und (beim NMOS) durch eine negative Spannung erst verdrängt wird. I D I D Enhancement Depletion V GS V GS P. Fischer, TI, Uni Mannheim, Seite 23
Schaltsymbole Es gibt sehr viele verschiedene Varianten von Schaltsymbolen: - NMOS/PMOS - positive oder negative Schwellenspannung: 'normally off' = Enhancement MOS 'normally on' = Depletion MOS - Darstellung des Substrat-Kontakts - Darstellung der Substrat-Dioden Beispiele: Die Source ist beim NMOS der negativere Anschluß. (Normalerweise sind die Transistoren symmetrisch!) NMOS Source Diode markiert Mit Substrat Anschluß Drain-Source- Dioden Explizite Darstellung, daß Kanal erst gebildet werden muß (positive Schwelle, 'normally Off', Enhancement-Typ) etc... PMOS Source Diode markiert Wenn nichts explizit markiert ist, ist der Bulk meist an Masse (NMOS) bzw. die positive Versorgung (PMOS) angeschlossen P. Fischer, TI, Uni Mannheim, Seite 24
Schwache Inversion (Subthreshold-Bereich) Unterhalb der Schwellenspannung fließt noch ein kleiner Strom Der Kanal ist hier in schwacher Inversion Der Strom steigt exponentiell mit der V GS : I D ~ I S e (V GS /nu T ) mit n 1 'Subthreshold slope factor' Typische Steigungen: 60...100mV Gatespannung erhöhen I D um eine Dekade Bei sehr vielen Transistoren mit niedriger Schwellenspannung bewirkt das einen DC-Strom, der einen relativ großen Beitrag zur statischen Verlustleistung macht! Zunehmendes Problem bei modernen Chips mit sehr vielen Transistoren! Schwache Inversion etwa, wenn I D < 2nK(W/L)U T2 ~ 200nA 10-2 Linearer Bereich I D (A) Quadratischer Bereich Sub-Threshold Bereich (exponentieller Bereich) 10-12 V T 0 0,5 1 1,5 2 2,5 V GS (V) P. Fischer, TI, Uni Mannheim, Seite 25
Kurzkanaleffekt, Velocity Saturation 6 x 10-4 5 2.5 x 10-4 2 linear I D (A) 4 3 2 quadratisch I D (A) 1.5 1 1 0 0 0.5 1 1.5 2 2.5 V GS (V) Langer Kanal 0.5 quadratisch 0 0 0.5 1 1.5 2 2.5 V GS (V) Kurzer Kanal P. Fischer, TI, Uni Mannheim, Seite 26
Kleinsignalmodell - Kapazitäten Man unterscheidet: intrinsische Kapazitäten vom Gate zum Kanal und ins Substrat. Sie hängen von der Gate-Spannung und vom Betriebszustand ab (MOS Struktur) Die Sperrschichtkapazitäten (C js, C jd ) von Drain und Source. Sie hängen von V DB bzw V SB ab. Überlapp-Kapazitäten (C GSOL, C CDOL ) 'direkt' vom Gate-'Metall' in die Drain/Source-Gebiete C GSOL C GDOL G C GS C GD S D C js C SB C GB C DB Intrinsische Kapazitäten B C jd P. Fischer, TI, Uni Mannheim, Seite 27
Überlappkapazität Source Gate Drain n + n + Von oben: L D Überlapp-Kapazitäten C GDOL,C GSOL =WL D ε OX /t OX L eff = L 2 L D P. Fischer, TI, Uni Mannheim, Seite 28
Diffusions Kapazität P. Fischer, TI, Uni Mannheim, Seite 29
Zusammenfassung MOS Transistor leitet, sobald Gatespannung über der Schwellenspannung ist (V GS > V T ) Bei kleinen Drainspannungen: linearer Bereich (V D < V DSat = V GS V T ) I D =... Bei hohen Drainspannungen: Sättigung I D =... Strom steigt quadratisch mit der Gatespannung an (einfachstes Modell) In schwacher Inversion (Subthreshold, V GS < V T, I D < 200nA) fließt ein Strom mit exponentieller Kennlinie Durch den Early-Effekt (Kanallängenmodulation) steigt der Drainstrom in Sättigung weiter an. - Der Ausgangswiderstand r DS ist nicht unendlich. - r DS ist um so höher, je länger der Transistor ist und je kleiner der Strom ist Substrateffekt: Schwellenspannung steigt, wenn Substratpotential < Sourcepotential (NMOS) Kurzkanaleffekte: Bei sehr kurzen Transistoren steigt der Drainstrom nicht quadratisch, sondern eher linear mit der Gatespannung Kapazitäten: - Die Flächenkapazität des Gates ist die eines MOS Kondensators Spannungsabhängig. Sie teilt sich je nach Betriebszustand auf C GD und C GS auf. - Die Gate-Source und Gate-Drain Überlapp-Kapazitäten sind geometrisch bedingt - Die Drain- und Source-Bulk Dioden folgen dem bekannten spannungsabhängigen Verhalten. P. Fischer, TI, Uni Mannheim, Seite 30
Bipolartransistor Nur in wenigen CMOS-Technologien ist zusätzlich ein 'guter' Bipolartransistor verfügbar Man spricht dann von BiCMOS Technologien Anwendung: HF-Teil von Handy, Gbit Links,... In jeder Technologie gibt es jedoch parasitäre Bipolartransistoren Aufbau eines npn-transistors: Kollektor Basis n p V BE ~0.7V V CE >0.3V Emitter n + Aufbau Dioden Schaltsymbol 'Normalbetrieb' (Vorwärts-Aktiv): BE-Diode leitet CE-Diode gesperrt P. Fischer, TI, Uni Mannheim, Seite 31
Funktion (sehr vereinfacht) Der Basis-Emitter-Strom besteht aus - Elektronen, die vom Emitter zur Basis laufen Elektronen sind im n-dotierten Emitter Majoritätsträger - Löchern, die aus der Basis in den Emitter laufen Löcher sind in der p-dotierten Basis Majoritätsträger Die Elektronen aus dem Emitter sind Minoritätsträger in der Basis. Sie diffundieren aufgrund des Konzentrationsgefälles in Richtung Kollektor. Dort herrscht das hohe Feld der gesperrten Kollektor-Basis-Diode. Sobald die Elektronen dieses erreichen werden sie zum Kollektor hin abgesaugt. Der Kollektorstrom ist daher sehr gut linear zum Basisstrom. Die Stromverstärkung ist typisch β~100. Die Kennlinie ist sehr ähnlich wie beim NMOS. Zwei näherungsweise Beschreibungen des Bipolar - Transistors sind nützlich (V TH = kt/q = 26mV@300K): I C β IB und IC = IS 1 + V exp V = CE BE VA TH V (Genauer sind die Ebers-Moll Gleichungen) P. Fischer, TI, Uni Mannheim, Seite 32
Parasitäre Bipolartransistoren in CMOS Gate (aus) E C B n + n + p + lateraler NPN p - Substrat V B =GND C E B p + p + n + vertikaler PNP n - -Wanne p - Substrat V C =GND P. Fischer, TI, Uni Mannheim, Seite 33
Parasitäre Bipolartransistoren in CMOS G S C E C B p + p + p + p + n - -Wanne n + lateraler PNP p - Substrat E E B G V S =GND G C C S P. Fischer, TI, Uni Mannheim, Seite 34