VLSI Design WS 03/04 Prof. Dr. P. Fischer Lehrstuhl für Schaltungstechnik und Simulation Technische Informatik der Uni Mannheim

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1 VLSI Design WS 03/04 Prof. Dr. P. Fischer Lehrstuhl für Schaltungstechnik und Simulation Technische Informatik der Uni Mannheim P. Fischer, TI, Uni Mannheim, Seite 1

2 Organisatorisches Zeit, Ort: Montag 15:30 17:00 B6, A.001 (großer Hörsaal) Dienstag 17:15 18:45 A5, C.014 insgesamt 30 Termine Dozent: Prof. Dr. P. Fischer, Raum 516a, Tel. 2735, Übung: Matthias Harter, Raum 511, Tel. 2729, Sekretariat: Beate Wunsch, Raum 516, Tel. 2733, Praktikum: - Aufgaben werden in der Vorlesung ausgegeben. - Abgabe von schriftlichen Lösungen nach Vereinbarung. - Am Ende des Semesters soll jede Gruppe einen kurzen Vortrag (2x15'') über ihr Design halten - Ein Termin für eine (unregelmäßig stattfindende) 'große Übung' wird morgen vereinbart. Ein Skript (Vorlesungsfolien) wird sukzessive ins Netz gestellt Am Ende des Semesters finden mündliche Prüfung statt. Regelmäßige, erfolgreiche Teilnahme an den Übungen ist Voraussetzung kleine Umfrage: - Wer war im vergangenen Semester nicht in der DST Vorlesung? - Wer hat keinen Zugang zu einem PC unter Windows + Internet-Zugang? - Wer weiß, was ein MOSFET ist und wie seine Kennlinien aussehen? - Wer weiß, was das Kleinsignalmodell eines MOSFET ist? - Wer weiß, was ein Stromspiegel ist? P. Fischer, TI, Uni Mannheim, Seite 2

3 Inhalt der Vorlesung I 0. Einführung Historische Übersicht Exponentielles Wachstum Full custom 'design flow' Wiederholung einiger Grundlagen (Spannungsquellen, komplexe Impedanzen, Bode-Diagramm,...) 1. Simulation von analogen Schaltungen Das Simulationsprogramm SPICE DC-, AC-, Transienten - Simulation, Parameterveränderung Modelle, Subcircuits, Bauelemente Wiederholung Bandstruktur, Dotierung, Poisson Gleichung,... pn-übergang, die Diode, JFET MOS Struktur: Akkumulation, Verarmung, Inversion, MOS Kondensator MOS Transistor I: Linearer Vereich Sättigung, Starke schwache Inversion, Kennlinien MOS Transistor II: Kapazitäten, Early Effect, Body Effekt, Mobility degradation, Temperaturverhalten, Matching, Rauschen,... Formeln für Handberechnungen, Kleinsignalmodelle, Simulationsmodelle Weitere Bauelemente: Bipolare Transistoren, Widerstände, Kondensatoren, Spulen, Sicherungen (Fuses) P. Fischer, TI, Uni Mannheim, Seite 3

4 Inhalt der Vorlesung II 3. Einfache analoge Schaltungselemente Stromspiegel Kascode Gain Stage Source-Folger Differenzverstärker, Operationsverstärker Strom- und Spannungs-Referenzen Andere (Sample & Hold, Stromspeicher, Komparatoren,...) 4. Halbleitertechnologie - Herstellung von Chips Herstellung der Wafer Grundlegende Verarbeitungsschritte (Oxidation, Implantation, Belacken, Belichten, Ätzen, Sputtern,...) Elementare Prozeßschritte in der CMOS Technologie Verbesserungen: Silicide, Wo-plugs, Cu-Technologie, low-epsilon, channel-stops,... Layoutregeln, Design rule Checks Extraktion, LVS, parasitäre Elemente DIVA Technologie-Files Herstellungsausbeute (Yield) Packaging, Gehäuse, Flip-Chip,... Übersicht über aktuelle Technologien, Roadmap, Skalierungs-'gesetze' Besondere Regeln für das Layout analoger Schaltungen P. Fischer, TI, Uni Mannheim, Seite 4

5 Inhalt der Vorlesung III 5. Der Inverter Inverter mit resistiver Last und mit Konstantstrom - Last CMOS Inverter Statischer und dynamischer Leistungsverbrauch, Querstrom Durchlaufzeit, Buffer, RC-Verzögerungen 6. Kombinatorische digitale Grundschaltungen Pass Transistoren, Gated Inverter, einfache Gatter (NAND, NOR, XOR) Halbaddierer, Volladdierer, Multiplexer, Decoder,... Logikfamilien: CMOS, Domino, Differentiell, ECL, Getaktete Schaltwerke Master-Slave FFs, verschiedene statische FFs, dynamische FFs, TSPC, Setup- und Hold-Zeiten Zähler, Schieberegister, Zustandsmaschinen 8. Weitere wichtige 'building blocks' Statisches RAM, Dynamisches RAM, FIFO, ROM, CAM,... Addierer und Multiplizierer PLL, DLL,... DACs und ADCs IO Pads, Eingangsschutzschaltungen, Latchup P. Fischer, TI, Uni Mannheim, Seite 5

6 Inhalt der Vorlesung IV 9. Design Flow Software Tools zum Design Digitales Standardzellendesign gdsii / calma file format Leitungsverzögerungen, Clock buffering 10. Evtl.: Rauschen Mikrosysteme Sensoren (CMOS Kameras, Temperatursensoren, Magnetsensoren) 11. Design eines CAM Speichers (in der Übung) Besprechung CADENCE-Probleme Aufteilung unterschiedlicher Blöcke auf die Design-Teams Design-Flow, Extraktion parasitärer Elemente, Simulation der extrahierten Netzliste Vorträge der einzelnen Design-Teams P. Fischer, TI, Uni Mannheim, Seite 6

7 Design Praktikum Hauptziel ist das vollständige Design einer / mehrerer 'einfacher' Schaltungen Dafür sollen alle Voraussetzungen erarbeitet werden: Verständnis der Bauteile, Technologie, Schaltungen und Design-Werkzeuge. Im ersten Teil: Einfache Rechnungen und Simulationen auf dem PC (Pspice) Im zweiten Teil: Design (Simulation & Layout) mit professioneller Software (Cadence) am Lehrstuhl Das Design wird in einer 0.35µm Technologie entworfen. Dafür muß von jedem Teilnehmer ein 'Non-Disclosure-Agreement' (NDA) unterzeichnet werden Die Arbeit kann in Zweiergruppen erfolgen Wir wollen versuchen, die wichtigsten Elemente eines Content Adressable Memory (CAM) zu entwerfen Am Ende des Semesters soll jedes Team das erarbeitete Design in einer kurzen (2x'15) Präsentation in der Vorlesung vorstellen. Elemente des Praktikum: 1. Analoge Simulation mit SPICE auf dem eigenen PC oder im Internet 2. Tutorial Schaltplaneingabe 3. Tutorial Layout am CADENCE-System 4. Entwurf der Schaltung, Rechnungen, Simulationen 5. Layout, DRC, LVS 6. Parasitäre Extraktion und Simulation 7. (Vortrag) P. Fischer, TI, Uni Mannheim, Seite 7

8 Literatur 1. Principles of CMOS VLSI Design Neil H. E. Weste, K. Eshraghian, Addison-Wesley 1994, ISBN , 91 (Amazon) Klassiker für CMOS Design, bezahlbar, einfach zu lesen, nicht mehr ganz auf dem neuesten Stand 2. Digital Integrated Circuits: A design perspective Jan M. Rabaey, Prentice Hall 1985, ISBN , 165,75 (Amazon) Etwas modernere Darstellung als (1) 3. Deep-Submicron CMOS ICs 'From Basics to ASICs' H. Veendrick, 2nd Edition, Kluwer 2000, ISBN , $ (Barnes & Noble) Schöne Diskussion der Transistoreigenschaften, insbes. Für moderne Technologien. Herstellung Analysis and Design of Analog Integrated Circuits P. R. Gray, P. J. Hurst, S. H. Lewis, R. G. Meyer, 4th edition, Wiley & Sons, New York, ,25 Klassiker für analoges Design. Verständlich geschrieben 5. Analog Integrated Circuit Design D. A. Johns, K. Martin, Wiley & Sons, ISBN , 132,85, gebr: 75 Sehr viele Aspekte werden recht ausführlich behandelt, viele moderne Schaltungsbeispiele In der Bereichsbibliothek gibt es je ca. 10 Exemplare von (2) und (3). Diese können auch kurzzeitig ausgeliehen werden. Bei Problemen bitte Frau Wunsch informieren! P. Fischer, TI, Uni Mannheim, Seite 8

9 Design Flow P. Fischer, TI, Uni Mannheim, Seite 9

10 Abstraktions-Ebenen System Grafik CPU RAM Chip Control ALU Register File Modul Gatter Schaltung Inhalt dieser Vorlesung Bauelement Technologie Physik P. Fischer, TI, Uni Mannheim, Seite 10

11 Design Hierarchie Ein Chip wird in zunehmend kleinere Blöcke unterteilt Dies geschieht durch die Beschreibung im Schaltplan (hierarchische Blöcke) oder in der HDL. An unterster Stelle stehen - einfache logische Funktionen (NAND, MUX), für die meist fertige Layouts existieren: 'Standardzellen' - Spezielle Blöcke, die 'von Hand' optimiert und gezeichnet werden: 'full custom designs' 'Core' P. Fischer, TI, Uni Mannheim, Seite 11

12 Design-Hierarchie: Wie es wirklich aussieht (P6) Die Hierarchie in großen Chips ist VIELE Ebenen tief Bei uns max Ebenen P. Fischer, TI, Uni Mannheim, Seite 12

13 Top-Down, Bottom-Up P. Fischer, TI, Uni Mannheim, Seite 13

14 Beispiel DAC (Praktikumsprojekt) Chip Core Serielles Interface FFs Gatter x-y-decoder Gatter Stromquellen Referenz Quelle Schalter Ausgangsstufe IO Pads (CMOS in, CMOS out, Power, Analogpads) P. Fischer, TI, Uni Mannheim, Seite 14

15 Schaltplan und Symbol Beschreibung auf Transistorlevel durch Schaltplan. Erzeugung eines Symbols zur späteren Benutzung in der Hierarchie. P. Fischer, TI, Uni Mannheim, Seite 15

16 Simulation Simulation der Funktion (analog!). Die Modelle sind für jede Technologie unterschiedlich! Sie werden vom Hersteller geliefert. Müssen z.t. verifiziert/modifiziert werden! Verifikation, Optimierung der Schaltung Für Digitale Elemente, die später mit einem digitalen Simulator simuliert werden sollen, werden wichtige Parameter ermittelt. (Durchlaufzeit, deren Abhängigkeit von der Last, von Versorgungsspannung etc.) 'Parametrisierung' des Verhaltens digitales (VERILOG) Modell P. Fischer, TI, Uni Mannheim, Seite 16

17 Layout, Design Rule Check Layout der Schaltung auf Transistorebene (meist von Hand, evtl. mit Kompaktifizierer) Überprüfung der Designregeln mit einem Design Rule Check (DRC) (z.b. Leiterbahnbreiten etc.) Die Designregeln sind für jede Technologie unterschiedlich. Sie werden vom Hersteller in Textform oder in 'Technologiefiles' zur Verfügung gestellt Labels P. Fischer, TI, Uni Mannheim, Seite 17

18 Standardzellen Standardzellen sind so gemacht, daß sie bündig aneinander gesetzt werden können. Masse und die Versorgungsspannung sind 'automatisch' angeschlossen Anordnung später in Zeilen mit Verdrahtungskanälen 'routing channels' Bei Technologien mit >2-3 Metalllagen wird die Verdrahtung über den Zellen gemacht. Das spart viel Platz. 'Optimale' Plazierung der Zellen ist eine schwierige Aufgabe! Die durch die Verdrahtung eingeführten Verzögerungen müssen anschließend erneut simuliert werden! P. Fischer, TI, Uni Mannheim, Seite 18

19 Spezial-Layout : Bit-Slice Bei repetitiven Strukturen werden die Anschlüsse so gelegt, daß beim Aneinandersetzen der Zellen automatisch die richtige Verbindung entsteht. Dadurch kompakteres Layout und vorhersagbare Verzögerungen Volladdierer Ein Bit eines DACs Symbol für 1 bit: A B CI FA S CO S Geometrie für 1 Bit: CI FA CO 4 Bit Addierer: A B S0 S1 S2 S3 CI FA FA FA FA CO A0 B0 A1 B1 A2 B2 A3 B3 P. Fischer, TI, Uni Mannheim, Seite 19

20 Kompletter Chip Standardzellen + Full custom digitale Blöcke (hier RAMs) + Analoge Blöcke (hier Delays) + Pads ('frame') P. Fischer, TI, Uni Mannheim, Seite 20

21 Design Flow elementarer Zellen P. Fischer, TI, Uni Mannheim, Seite 21

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