Entwicklung eines generischen Simulators für Bussysteme

Transkript

1 Entwicklung ins gnrischn Simulators für Bussystm Stphan Radk 1 nstitut für chnisch nformatik

2 Glidrung Motivation Bussystm in dr Praxis Paramtrirung ds Bussimulator mplmntirung und Simulation Ausblick 1 nstitut für chnisch nformatik Foli 2/17 2

3 Motivation Bussystm vrbindn Komponntn in Rchnrsystmn Schwirigkit, di Anfordrungn ins Bussystms zu prognostizirn m Vordrgrund sthn Kostn, Gschwindigkit und Auslastung Paramtrirbars Bussystm zur Simulation ausgwähltr Sznarin 1 nstitut für chnisch nformatik Foli 3/17 3

4 North-/Southbridg - Architktur ins Ps Bussystm PU Systmbus (FSB) Arbitsspichr Spichrbus North Bridg Grafikbus (AGP) Grafik P Endgrät South Bridg P Bus Priphr Endgrät USB USB Grät PU ntral Procssing Unit AGP Acclratd Graphics Port P Priphral omponnt ntrconnct USB Univrsal Srial Bus FSB Front Sit Bus 1 nstitut für chnisch nformatik Foli 4/17 4

5 Bussystm AMBA (Advancd Microcontrollr Bus Architctur) ins Mikrocontrollrs Extrnr Spichr ARM Prozssor On-hip Spichr Hochlistungsbus MA (AHB) ontrollr Bridg Eingab-/ Ausgabgrät Priphribus (APB) ARM Advancd RS Machins AHB Advancd High Prformanc Bus APB Advancd Priphral Bus MA irct Mmory Accss 1 nstitut für chnisch nformatik Foli 5/17 5

6 Bussystm: AMBA AHB Anschlussblgung ds Systmbusss AHB A[31::00] Adrss A[31::00] HSELx Auswahl Arbitrirung HBUSREQx HLOKx HGRANx AHB Mastr HWRE HRANS[1::0] HSZE[2::0] HBURS[2::0] HPRO[3::0] HWAA[31::0] Kontrollsturung HWRE HRANS[1::0] HSZE[2::0] HBURS[2::0] HPRO[3::0] HWAA[31::0] AHB argt HMASER[3::9] HMASLOK HSPLx[15::0] Arbitr HRAA[31::0] atn HRAA[31::0] HLK HRESE# HREAY HRESP[1::0] ransfrbstä tigung HREAY HRESP[1::0] HLK HRESE# Systmsignal Systmsignal 1 nstitut für chnisch nformatik Foli 6/17 6

7 Mhrfachr Lstransfr Bussystm: AMBA AHB Signal V V V V HLK HBURS[2::0] inkrmntll, 4 ransfrs HWRE HSZE[2::0] Zugriffssturung: REA, SZE 4 Byt HPRO[3::0] HRANS[1::0] NSEQ BUSY SEQ SEQ SEQ HAR[31::0] 0x20 0x24 0x24 0x28 0x2 HREAY HRAA[31::0] (0x20) (0x24) (0x28) (0x2) Adrssphas 1. atnphas 2. atnphas 3. atnphas 4. atnphas Bus-ransaktion 1 nstitut für chnisch nformatik Foli 7/17 7

8 Bussystm: AMBA AHB Arbitrirung Signal V V V V V V HLK HBUSREQ#1 HBUSREQ#2 HGRAN#1 HGRAN#2 HMASER[3::0] HBURS[2::0] HWRE HSZE[2::0] HPRO[3::0] HRANS[1::0] #1 #2 Zugriffssturung: WRE, NKR. NSEQ SEQ SEQ SEQ NSEQ HAR[31::0] A A+4 A+8 A+12 B B+4 HWAA[31::0] (A) (A+4) (A+8) (A+12) (B) HREAY Mastr #1 hat Adrssund Kontrollzugriff Mastr #2 hat Adrssund Kontrollzugriff 1 nstitut für chnisch nformatik Mastr #1 hat atnzugriff Mastr #2 hat atnzugriff Foli 8/17 8

9 Paramtrirung Funktionsumfang ds Busmodlls: atngröß Adrssgröß aktrat Einzl- bzw. BURS-ransfrs Wartzykln Multiplxvariantn 1 nstitut für chnisch nformatik Foli 9/17 9

10 Paramtrirung Arbitrirungsalgorithmus: FXE: FFO: ROUN: fst Prioritätnvrgab first-in-first-out zirkulirnd Busvrgab 1 nstitut für chnisch nformatik Foli 10/17 10

11 Bschribungssprach ds Simulators mplmntirungssprach: Systm Systm ist in Klassnbibliothk von ++ Enthält spzill atntypn zur Hardwarbschribung Funktionalitätn für simultan Anwndungn Komponntn wrdn in Modul untrglidrt 1 nstitut für chnisch nformatik Foli 11/17 11

12 Übrgab dr Busparamtr bussystm nw bus( bussystm, 32 // Adrssgröß, 32 // atngröß, tru // wartn nach Rqust, fals // wartn nach Kommando, fals // wartn nach Adrssphas, fals); // aktivir Konsolnausgab 1 nstitut für chnisch nformatik Foli 12/17 12

13 Bussimulator Simulator Mastr-Modul für Einzltransfrs (non-blocking) Mastr-Modul für BURS- ransfrs (blocking) Mastr-Modul für dirktn atntransfr (dirct) Status-Agnt Bus-Modul Arbitr- Modul argt-modul (fast-mm) argt-modul (slow-mm) 1 nstitut für chnisch nformatik Foli 13/17 13

14 Bispilsimulation Simulationskonfiguration: 100 MHz 4 Einträg lsn (fast-mm) + 2 Warttakt infügn Einträg zurückschribn 1000ns wartn 100 MHz Eintrag lsn (slow-mm) Zurückschribn 50ns wartn 33,3 MHz 32 Bit Adrssgröß 32 Bit atngröß wart nach Rqust Mastr-Modul für Einzltransfrs (non-blocking) Mastr-Modul für BURS- ransfrs (blocking) Mastr-Modul für dirktn atntransfr (dirct) 4 Einträg lsn Arbitrirung: ROUN Status-Agnt Bus-Modul Arbitr- Modul Busauslastung: 94% argt-modul (fast-mm) argt-modul (slow-mm) langsamr Spichr (33,3 MHz) 2 Wartzykln nach Zugriff 1 nstitut für chnisch nformatik schnllr Spichr Foli 14/17 14

15 ntgration in dn Prozssorsimulator O Prozssor- und Bussimulator Mastr: Adaptr für O Status-Agnt Bus-Modul Arbitr- Modul argt-modul (fast-mm) argt-modul (slow-mm) 1 nstitut für chnisch nformatik Foli 15/17 15

16 Ausblick Bussystm: Paramtrirung übr xtrn ati Simulationsauswrtung: urchsatzrat urchschnittlich Wartzit ins Mastrs O-ntgration: Gtrnnt Spichr- und atnbuss achs MA-ontrollr 1 nstitut für chnisch nformatik Foli 16/17 16

17 Viln ank! 1 nstitut für chnisch nformatik Foli 17/17 17