1. Speicher. Typische Nutzung eines Adreßraums. Systemsoftware. Textbereich relativ klein. Sehr großer Abstand zwischen Heap und Stack

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1 1. Speicher 1 Typische Nutzung eines Adreßraums Textbereich relativ klein Sehr großer Abstand zwischen Heap und Stack Keine Verunreinigungen durch: E/A-Bereiche nicht bestückte Adreßbereiche fremde Kontrollflüsse Idealvorstellung: maximale Größe (z.b. 4 GB) vollständig adressierbar (ungeachtet des tatsächlichen Speicherausbaus) exklusive Nutzung durch einen Kontrollfluß Isolation von anderen Adreßräumen Stack Dynamisch allokierte Daten (Heap) Statisch allokierte Daten Instruktionen (Text) 2 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.1

2 Experiment 2 Wie sieht der Adreßraum in Linux und Windows 2000 aus? 3 Adreßräume... Plattenbereich 0x00 max. Adresse IV RAM ROM Realer Adreßraum enthält viele große Lücken Interruptvektoren, Sprungtabellen, Startadresse nach Reset RAM-Speicher Boot-ROM Bereiche für speicherbasierte E/A-Geräte 4 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.2

3 Mehrere homogene Adreßräume IV RAM ROM Jeder Adreßraum selbst so groß wie der real adressierbare Adreßraum (z.b. 32 Bit) Lösungsansätze? Tips: typischerweise nur Anfang und Ende benutzt Lokalitätsprinzip 5 Motivation Kontrollfluß Anwendung logischer Adreßraum Abbildung physischer Adreßraum interner Speicher (8-, 16- oder 32-Bit Wörter) Betriebssystem / Hardware externer Speicher ( oder 8-Kbyte Seiten) Reale Adressierung logischer Adreßraum gleich physischer Adreßraum Logische (Virtuelle) Adressierung logischer Adreßraum ungleich physischer Adreßraum 6 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.3

4 Ziele Unterstützung mehrerer Adreßräume Mehrerer Kontrollflüsse (= Bereitstellung der Stackbereiche) Schutz innerhalb eines Adreßraums Schutz (Protection) Betriebssystem vor fehlerhaften Anwendungen geschützt Schutz zwischen verschiedenen Anwendungen Mehr Adreßraum als real vorhanden Einbeziehen von externem Speicher Überlagern und Aus/Einlagern von ganzen Adreßräumen oder Teilen davon (Seiten) Fortgeschrittene speicherbasierte E/A-Techniken 7 Fragmentierung Interne Fragmentierung: Speicherverschnitt bei der Vergabe eines neuen Speicher-bereichs (Adreßraum) Interne Fragmentierung: Zuteilungseinheit größer als Anforderung Externe Fragmentierung: Verfügbare Reservoir an zuteilbaren Bereichen wird zerstückelt Anforderung trotz genügend freiem Speicher nicht erfüllbar Anforderung Anforderung Frei Frei Frei Frei Frei Frei Externe Fragmentierung: Frei 8 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.4

5 1.1 Realer Speicher 9 Reale Adressierung 1 1 ausreichend großer Adreßraum Vorteile: einfache Realisierung Speicherverwaltung durch Betriebssystem minimal schnell Nachteile: kein Schutz zwischen Adreßraum (Anwendung) und Betriebssystem beschränkter Platz Betriebssystem Adreßraum Interrupttabellen o.ä. 10 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.5

6 Beispiel: MS-DOS 16 MB Segmentbasierte Adressierung Datenstrukturen > 64 KB teuer Fernaufrufe (Prozeduren außerhalb des Segments ebenfalls teuer Extended Memory (Caches, RAM-Disks) UMA war von IBM bei PC s für E/A- Anbindung gedacht Welchem Programm könnten jemals die unteren 640 KB nicht reichen? Durch Adressierungstricks kann MS-DOS in den HMA-Bereich bei 8088 nicht vorgesehen, d.h. MS-DOS in diesem Bereich nicht kompatibel Extended Memory nur bedingt nutzbar (vgl. Overlays) 1 MB MB 640 KB 0 High Memory Area Upper Memory Area (MS-DOS, E/A-Geräte, etc.) Arbeitsspeicher (MS-DOS, Gerätetreiber, Programme) 11 MS-DOS: Expanded Memory (EMS) 6 Bit 20 Bit Verfügbares Speicher-Layout zu beschränkt 64 Mapping- Register 11 Bit 14 Bit Bank Switching: 1 MB PC-Speicher unterteilt in 64 Seiten zu je 16 KB max. 32 MB EMS unterteilt in 2048 Seiten zu je 16 KB Mapping-Register blenden EMS- Seiten in den Adreßraum Spezielle Hardware notwendig 2048 Seiten zu 16 KB Früher gängige Technik z.b. Apple II 12 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.6

7 Reale Adressierung 2 Overlay n Overlay k..... Overlay 2 Adreßraum Overlay 1 1 unzureichend großer Adreßraum Betriebssystem Interrupttabellen o.ä. Compiler- und Binderunterstützung für dynamisch eingelagerte Module Nachteile Einlagern kostet Zeit gemeinsame Variablen zwischen verschiedenen Overlays? 13 Overlay-Technik Globale Variable: int overlay = 0; Aufruf einer Funktion f in einem Overlay ziel_ov: Verschiedene Realisierungen Funktion zu Overlay- Zuordnung meist durch Programmierer Analyse des Aufrufgraphen möglich Parameter auf den Keller; if (overlay!= ziel_ov) { Lade Ziel-Overlay; overlay = ziel_ov; } call f; 14 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.7

8 Reale Adressierung 3 mehrere Adreßräume verschiedene reale Adreßbereiche für Anwendungen bereits beim Binden Relokation beim Laden Nachteile Kein Schutz zwischen Anwendungen maximale dynamische Speicheranforderungen a priori bekannt Fragmentierung Betriebssystem Adreßraum 3 Adreßraum 2 Adreßraum 1 Interrupttabellen o.ä. 15 Externe Fragmentierung A Frei B Frei C Frei D? Gewünschter Adreßraum Freier Bereich ausreichend groß Kann verschoben werden? z.b. B nach links und C nach rechts? 16 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.8

9 Reale Adressierung 4 Adreßraum n..... Adreßraum 2 Adreßraum k Adreßraum 1 Betriebssystem Interrupttabellen o.ä. Swapping mehrere maximal große Adreßräume nur 1 aktiver Adreßraum Gängiger Mechanismus in aktuellen Betriebssystemen bei chronischem Speichermangel Ein/Auslagern zeitaufwendig 17 Swapping Unterschiede zur Overlay-Technik Hohe Granularität: ganze Adreßräume statt einzelne Module Änderungen beim Adreßraumwechsel wieder zurückschreiben Hilfreiche Anforderungen an Hardware Welche Dinge wurden verändert? 18 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.9

10 1.2 Virtueller Speicher 19 Seitenbasierte virtuelle Adressierung CPU virtuelle Adresse p d p k k d d Kachel k Seitentabelle Realer Adreßraum Einstufiges Abbildungsverfahren 20 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.10

11 Zwei- und mehrstufige Verfahren p1 p2 d PTD z.b Prozessor (p1 = p2 = 10 Bit Länge) PTD = Seitentabellen-Deskriptor zeigt auf die nächst-tiefere Seitentabelle PD k d PD = Seiten-Deskriptor zeit auf eine Kachel (falls aktuell eingeblendet) 21 Vorteil mehrstufiger Verfahren Nur die Wurzeltabelle muß initial angelegt sein Seitentabellen der tieferen Stufen nur bei Bedarf z.b. Erstes und letztes Byte benutzt (p1=p2=10): 3 * 2 10 * 6 Byte = 18 Kbyte 22 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.11

12 Die MMU Hauptspeicher Prozessor Virtuelle Adresse Memory Management Unit Reale Adresse MMU setzt virtuelle Adreßabbildung um Seitentabelle (Wurzel) MMU-spezifisch: Segment- und/oder Seitenbasierte Abbildung Anzahl der Abbildungsstufen Seitenanzahl 23 Seitentabellen-Deskriptoren PTD: T P Basis der Seitentabelle frei T-Bit ermöglicht Unterscheidung: Seitentabellen-Deskriptor (PTD) Seiten-Deskriptor (PD) P-Bit: Seiten- oder Segmenttabelle im Hauptspeicher vorhanden (P=1) 24 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.12

13 Seiten-Deskriptoren PD: T P R D C Schutz Seitenadresse frei Schutzbits: Legen die erlaubten Zugriffsmodi fest (Lesen, Schreiben, Ausführen,...) Alle Bits 0 = keine Zugriffsform erlaubt Schutzverletzung beim Zugriff bedeutet Fehler C-Bit (Cache Disable Bit) Inhalte der Seite dürfen in Caches nicht zwischengespeichert werden D-Bit (Dirty-Bit) Seit letztem Zurücksetzen fand ein Schreibzugriff statt R-Bit (Referenced-Bit) Seit letztem Zurücksetzen wurde auf Seite in irgendeiner Form zugegriffen 25 Der TLB (Translation Lookaside Buffer) CPU p d MMU p1 k1 p2 k2 p3 k pn kn PTP TLB Hit k d Seitentabelle TLB Miss TLB = Assoziative Suche nach Einträgen für virtuelle Seiten Voraussetzung für hohe Trefferquote: Lokalität 26 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.13

14 Segmentbasierte virtuelle Adressierung CPU virtuelle Adresse s d s SD + d Segment s Segmenttabelle Realer Adreßraum Segment-Deskriptor (SD): Basisadresse (Segmentanfang) Länge Segment zusammenhängend im realen Adreßraum 27 Vergleich Seitenbasierte Verfahren Seiten fester Länge Viele Seiten Tabelle proportional zu Seitenbedarf Transparent für Anwendungen Segmentbasierte Verfahren Segmente variabler Länge Wenig Segmente Tabelle proportional zu Segmentbedarf Segmentstruktur für Anwendungen sichtbar Fragmentierung: Externe: Nein Interne: Ja Adreßrechnung: Abbildung Fragmentierung: Externe: Ja Interne: Nein Adreßrechnung: Abbildung Addition 28 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.14

15 Segment- und Seitenbasierte Verfahren CPU virtuelle Adresse s p d s SD p Segmenttabelle PTD/PD k d Segmente haben unterschiedliche Länge Seitentabelle Externe und interne Fragmentierung beschränkt auf 1 Seite 29 Die MMU On-Chip MMU Unterstützung für Segmente und Seiten (einzeln abschaltbar) Real: 4 Gbyte linearer Adreßraum Segmente: 64 Tbyte Adreßraum pro Prozeß 2*8192 Segmente max. 4 Gbyte pro Segment Seiten: 4 Gbyte zweistufiger, seitenbasierter Adreßraum 2 10 Einträge jeweils in der ersten und zweiten Stufe 4 Kbyte große Seitentabellen 4 Kbyte Seitengröße Segmente und Seiten: 64 Tbyte Adreßraum 2*8192 Segmente für jedes Segment zweistufige, seitenbasierte Adreßabbildung 30 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.15

16 80386: Segmentierung Table Indicator Requested Privilege Level (RPL) Segment (13) Displacement (32) TI = 1 Globale Segmenttabelle TI = 0 Lokale Segmenttabelle Basisadresse (32) Bytes (=64 Tbyte) virtueller Adreßraum pro Prozess: 32 Tbyte globales Segment (für alle Prozesse gleich, TI=1) 32 Tbyte lokales Segment : Segment-Deskriptor Segmentbasis G 000 Länge P DPL 1 Typ A Segmentbasis Segmentbasis Segmentlänge Maximale Segmentlänge: 20 Bit Gesamtgröße abhängig vom Granularitätsbit (G) G = 0: 2 20 * 1 Byte = 1 MByte G = 1: 2 20 * 4 Kbyte = 4 Gbyte P = Präsenzbit DPL = Descriptior Privilege Level Typ zur Unterscheidung verschiedene Segmenttypen u.a. Code- und Datensegment legt Zugriffsrechte fest 32 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.16

17 Die SPARC MMU Wesentliche Eigenschaften: 32 Bit virtuelle Adressen 36 Bit reale Adressen 4 Kbyte Seitengröße 3-stufige Adreßabbildung Unterstützung mehrerer Kontexte Virtuelle Adresse p1 (8 Bit) p2 (6 Bit) p3 (6 Bit) Offset (12 Bit) Reale Adresse k (24 Bit) Offset (12 Bit) SPARC: Aufbau der MMU Virtual Address Latch VA [31:0] vp offset RA [11:0] RA [35:12] Virtual Address Tags TLB Context Tags PD 0 PD 1... PD n Context Register Context Table Pointer Register Fault Status Register Fault Address Register Control Register CPU Speicher 34 (c) 2001, Prof. Dr. P. Sturm, Universität Trier Seite 1.17