Grundlagen der Informatik III Wintersemester 2010/ Vorlesung Dr.-Ing. Wolfgang Heenes

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1 Grundlagen der Informatik III Wintersemester 2010/ Vorlesung Dr.-Ing. Wolfgang Heenes int main() { printf("hello, world!"); return 0; } msg: main:.data.asciiz "Hello, world!".text.globl main la $a0,msg li $v0,4 syscall jr $ra 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 1

2 Inhalt 1. Literatur 2. Betriebssysteme III 3. Speicherverwaltung und Schutzmechanismen 4. Hauptspeicherverwaltung nichtvirtueller Systeme 5. Virtueller Speicher 6. Translation Lookaside Buffer 7. TLB beim Core i7 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 2

3 Literatur [BO10] Bryant, Randal E. und David R. O Hallaron: Computer Systems - A Programmer s Perspective. Prentice Hall, [BS06] Baumgarten, Uwe und Hans-Jürgen Siegert: Betriebssysteme. Oldenbourg, [Tan09] Tanenbaum, Andrew S.: Moderne Betriebssysteme. Pearson, Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 3

4 Betriebssysteme III Speicherverwaltung Allgemeine Aufgaben Betriebsmittelverwaltung Unterbrechungskonzept Prozessmodell, Semaphore Ein wichtiges Betriebsmittel ist der Speicher Verwaltung des Speichers Speicherpyramide Register, Cache, Hauptspeicher, Hintergrundspeicher Unterscheidung zwischen physikalischen und virtuellen Speicher bzw. Adressen Zur Speicherverwaltung existieren in Hardware Hilfsmittel (vgl. [BS06]) 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 4

5 Grundlagen Speicherverwaltung Die ersten PCs haben physikalische Adressierung verwendet Signalprozessoren, Embedded Systems verwenden (meistens) auch eine physikalische Adressierung Main memory 0: Physical 1: address 2: (PA) CPU 3: 4 4: 5: 6: 7: 8: M -1: Data word... Abbildung: Quelle: [BO10, S. 811] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 5

6 Grundlagen Speicherverwaltung Virtuelle Adressierung CPU generiert virtuelle Adressen (VA), welche in physikalische Adressen überführt werden. Umsetzung von virtueller zu physikalsicher Adresse wird als Adressumsetzung bezeichnet CPU chip CPU Virtual address (VA) 4100 Address translation MMU Physical address (PA) 4 Main memory 0: 1: 2: 3: 4: 5: 6: 7:... Data word M-1: Abbildung: Quelle: [BO10, S. 812] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 6

7 Grundlagen Speicherverwaltung Spezielle Hardware auf dem CPU-Chip wird als memory management unit (MMU) bezeichnet Die MMU übersetzt virtuelle Adressen on the fly durch Look-Up Tabellen im Hauptspeicher, deren Inhalte durch das Betriebssystem verwaltet werden [BO10, S. 812] Aufteilung des Speichers in Seiten (page) Seiten werden dem physikalischen Speicherbereich zugeordnet Konzept 1961 vorgestellt (vgl. [Tan09, S. 241]) 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 7

8 Speicherverwaltung Speicherverwaltung und Schutzmechanismen Möglichkeiten für Speicherverwaltung und Schutz hängen sehr eng zusammen zudem sind sie überwiegend von der Hardware abhängig Betriebsart des BS hat Auswirkungen auf die Schutzart Einprogrammbetrieb [Tan09, S. 229] Annahmen von Übersetzern und Assemblierern bzgl. Code-Generierung: Programm wird ab Adresse 0 in den Hauptspeicher geladen Folge: erzeugte Adressen im Code sind dann relativ zu 0 Programmadressen können direkt als Hauptspeicheradressen genutzt werden (Hauptspeicheradressen: 0 bis S) Adresse 0 Adresse N Programm Hauptspeicher Adresse S 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 8

9 Speicherverwaltung Einprogrammbetrieb Variante 1: Benutzerprogramm mit separaten Hilfsroutinen separates Übersetzen von Programm und Hilfsroutinen Binden zu komplettem, ausführbarem Programm nötig hoher Aufwand Abspeichern in Dateisystem Annahmen von Übersetzern und Assemblierern bzgl. Code-Generierung: 0 Programm N Hilfsroutinen S 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 9

10 Speicherverwaltung Einprogrammbetrieb Variante 2: Benutzerprogramm mit Betriebssystem teuer und problematisch, jedes Programm mit Betriebssystem zu binden Lösungsalternativen: Binder bindet Programm und speichert Ergebnis ohne Betriebssystem im Dateisystem Übersetzer übersetzt ab bekannter Endadresse des Betriebssystems Bindelader bindet und lädt Programm zur Ausführungszeit 0 Betriebssystem N Programm S 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 10

11 Speicherverwaltung Schutz des BS vor dem Benutzerprogramm Realisierungen mit Hardware-Unterstützung Verwendung von Basisregistern zur relativen Adressierung [Tan09, S. 234] Progammadressen beginnen immer ab Adresse 0 Anfangsadresse im Hauptspeicher wird vom Betriebssystem in ein Basisregister geladen Ladebefehl privilegiert Hardware addiert Inhalt des Basisregisters automatisch zu jeder relativen Programmadresse, um die richtige Speicheradresse zu bestimmen Adressrechnung schnell Betriebssystem vor Programm geschützt 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 11

12 Speicherverwaltung Schutz des BS vor dem Benutzerprogramm (Fortsetzung) Veranschaulichung 0 Betriebssystem Basisregister 0 Programm N 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 12

13 Speicherverwaltung Mehrprogrammbetrieb bei Mehrprogrammbetrieb genügt die alleinige Verwendung eines Basisregisters nicht Programme sind nicht voreinander geschützt niedrige Adresse Basisregister Basisregister hohe Adresse Betriebssystem Programm 1 Programm 2 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 13

14 Speicherverwaltung Mehrprogrammbetrieb (Fortsetzung) Schutz der Programme untereinander ist z. B. mittels zusätzlichem Grenzregister möglich Betriebssystem lädt Wert N (Länge des Programms) in das Grenzregister und HW überprüft benutzte Adressen Beispiel (vgl. [Tan09, S. 234]) IF x < N -- [Grenzregister] = N THEN -- x ist logische Programmadresse Hauptspeicheradresse := [Basisregister] + x ; ELSE Fehler Adresse ausserhalb des erlaubten Bereichs; END; 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 14

15 Speicherverwaltung Swapping Falls der physikalische Speicher des Computers groß genug ist, reicht das besprochene Modell im Prinzip aus Wenn alle Prozesse die ganze Zeit über im Arbeitsspeicher gehalten werden, würde man sehr viel Speicher benötigen. Zwei grundsätzliche Ansätze vorhanden [Tan09, S. 235]: Swapping virtueller Speicher Beim Swapping wird ein Prozess komplett in den Speicher geladen und anschließend wieder auf die Festplatte ausgelagert. Nachteil: Programm kann auch 1 GB groß sein bei einer Übertragungsrate der Festplatte von 100 MB pro Sekunde dauert es also 10 Sekunden bis das Programm verfügbar ist. 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 15

16 Hauptspeicherverwaltung nichtvirtueller Systeme Verwaltung von Bereichen fester Länge abhängig von vorhandener Hardware-Unterstützung und Betriebsart kann das Betriebssystem Hauptspeicher in Bereichen fester Länge und variabler Länge den Programmen zuteilen und Schutz garantieren Verwaltung von Bereichen fester Länge Organisation des Hauptspeichers Speicher in Bereiche fester Länge aufgeteilt partition, region Bereiche können unterschiedlich lang sein niedrige Adresse hohe Adresse Betriebssystem Programmbereich 1 Programmbereich 2 Programmbereich 3 Programmbereich 4 Längel 1 Längel 2 Längel 3 Längel 4 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 16

17 Hauptspeicherverwaltung nichtvirtueller Systeme Verwaltung von Bereichen fester Länge (Fortsetzung) Nachteile: jedes Programm muss so geschrieben sein, dass es in einen zumindest den größten Bereich passt interne Fragmentierung: Speicherverlust, der i. d. R. auftritt, wenn Programme oder Daten variabler Länge (aber mit fester Maximallänge) in Bereiche fester Länge geladen werden niedrige Adresse benutzt Programmbereich hohe Adresse nicht benutzt Speicherverlust durch interne Fragmentierung Alternative Speicher in (relativ) kleine Bereiche fester Länge aufteilen Programm belegt dann i. d. R. mehrere aufeinanderfolgende Bereiche interne Fragmentierung: im Schnitt ein halber Bereich pro Programm 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 17

18 Hauptspeicherverwaltung nichtvirtueller Systeme Verwaltung von Bereichen fester Länge (Fortsetzung) Verwaltung der statischen Bereiche für jeden Bereich benötigt man ein Bit, das angibt, ob er belegt oder frei ist falls Programm dynamisch umgeladen werden kann und sich über mehrere Bereiche erstreckt, benötigt man die Zuordnung: Programm belegte Bereiche Speicherplatzzuteilung Programm einen einzigen statischen Bereich zuordnen Programmlänge muss bekannt sein Zuteilungsalternativen: Anwender gibt (z. B. in Auftragsbeschreibung) an, in welchem Bereich das Programm laufen soll, Auftragssteuerung entscheidet selbst, in welchem Bereich das Programm geladen wird 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 18

19 Hauptspeicherverwaltung nichtvirtueller Systeme Verwaltung von Bereichen fester Länge (Fortsetzung) Speicherplatzzuteilung Programm erstreckt sich über mehrere statische Bereiche fester Länge Programmlänge muss bekannt sein Zuteilung: Auftragssteuerung muss entsprechende Menge zusammenhängender Bereiche finden ggf. ist dafür ein Verschieben von Programmen nötig falls Programme nicht verschiebbar, dann tritt neben interner Fragmentierung auch eine problematische externe Fragmentierung auf Zuteilung somit insgesamt sehr aufwendig externe Fragmentierung: der dem BS sichtbare Zerfall des Speichers in verstreute Bereiche freien Hauptspeichers führt u. U. zu Speicherverlust 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 19

20 Hauptspeicherverwaltung nichtvirtueller Systeme Verwaltung von Bereichen variabler Länge Betriebssystem stellt Speicherbereich in der gewünschten Länge bereit Problem: externe Fragmentierung niedrige Adresse belegt frei belegt frei belegt Programm hohe Adresse belegt frei 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 20

21 Hauptspeicherverwaltung nichtvirtueller Systeme Verwaltung von Bereichen variabler Länge (Fortsetzung) Reaktionsmöglichkeiten, falls angeforderter Bereich größer als der größte noch vorhandene Bereich ist Anforderung ablehnen andere Einheit (z. B. ein Programm) auslagern falls möglich Speicherkompaktierung (compaction) durchführen Reaktionsmöglichkeiten ungünstig; daher gesucht: Speicherverwaltung mit möglichst wenig externer Fragmentierung 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 21

22 Hauptspeicherverwaltung nichtvirtueller Systeme Verwaltung von Bereichen variabler Länge (Fortsetzung) Verwaltung der dynamischen Bereiche Verkettung der unbelegten Bereiche in einer Freiliste (Freispeicherliste, free list) bei Rückgabe von Bereichen werden aneinanderliegende Bereiche zu einem verschmolzen niedrige Adresse belegt Kopf LängeZeiger (header) frei belegt LängeZeiger frei belegt Länge NIL frei hohe Adresse 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 22 belegt

23 Hauptspeicherverwaltung nichtvirtueller Systeme Zuteilungsstrategien Wie findet das Betriebssystem einen passenden, zusammenhängenden Speicherbereich? Zuteilungsstrategien First Fit-Strategie Best Fit-Strategie Buddy-System First Fit-Strategie finde und verwende den ersten freien Bereich, der groß genug ist der nicht benötigte Rest des Bereichs wird in die Freiliste eingekettet Best Fit-Strategie finde und verwende den kleinsten freien Bereich, der gerade noch groß genug ist der nicht benötigte Rest des Bereichs wird in die Freiliste eingekettet 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 23

24 Hauptspeicherverwaltung nichtvirtueller Systeme Bemerkungen zu First Fit und Best Fit Best Fit ist teurer als First Fit, da (fast immer) die gesamte Freiliste durchsucht werden muss First Fit meist erfolgreicher als Best Fit Variante 1: Freiliste aufsteigend nach Größe sortiert Variante 2: statt einer Freiliste werden mehrere benutzt, die Bereiche bestimmter Größenklassen enthalten bei beiden Varianten wird die Suche schneller, die Rückgabe jedoch aufwendiger weil nicht sofort erkennbar ist, dass zwei frei gewordene Bereiche aneinandergrenzen 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 24

25 Virtueller Speicher Virtueller Speicher Problem: es gibt i. d. R. zu wenig physikalischen Hauptspeicher Hauptspeicher insgesamt zu klein freier Hauptspeicher-Platz ggf. nicht zusammenhängend Fragmentierungsproblem Lösung: Virtuallisierung Hauptspeicher durch Teil des Hintergrundspeichers ergänzt Programm muss nicht vollständig im Hauptspeicher liegen Programm muss nicht in einem Stück im Hauptspeicher liegen das Betriebssystem lädt fehlende Programmteile/Daten nach 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 25

26 Virtueller Speicher eine Darstellung Hauptspeicher Hintergrundspeicher Adresse: real virtuell Adressumsetzungsmechanismus (Hardware) Austausch der Bereichs- Inhalte.. 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 26

27 Virtueller Speicher Adressumsetzung wird vom laufenden Programm ein abwesender Programmteil adressiert, dann erzeugt HW eine Unterbrechung im Rahmen der Unterbrechungsbehandlung lädt BS das fehlende Programmteil in den Hauptspeicher letzter Befehl wird wiederholt nachladbare Programmteile sind Seiten (fester Länge) oder Segmente (variabler Länge) 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 27

28 Virtueller Speicher Virtueller Speicher für Caching Konzeptuell ist der virtuelle Speicher als ein Feld von N Zellen (z. B. von Bytes) anzusehen, die auf einer Festplatte gespeichert sind Jedes Byte hat eine einzigartige virtuelle Adresse Die Inhalte des Feldes sind im Hauptspeicher gecached. Virtueller Speicher ist in bestimmte Blöcke fester Größe aufgeteilt virtuelle Seiten virtual pages Physikalischer Speicher ist ebenfalls aufgeteilt physikalische Seiten physical pages oder page frames Virtuelle Seiten können drei Zustände haben 1 alloziert nicht allokiert 1 (zugeordnet) Cached Uncached 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 28

29 Virtueller Speicher Virtueller Speicher Virtueller Speicher für Caching Acht virtuelle Seiten, VP0 und VP3 nicht allokiert, VP1, VP4 und VP6 im physikalischen Speicher Virtual memory Physical memory VP 0 VP 1 VP 2 n-p -1 0 Unallocated Cached Uncached Unallocated Cached Uncached Cached Uncached N-1 Virtual pages (VP's) stored on disk M-1 0 Empty Empty Empty PP 0 PP 1 PP 2 m-p -1 Physical pages (PP's) cached in DRAM Abbildung: Quelle: [BO10, S. 813] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 29

30 Virtueller Speicher Seitentabellen Speicherhierarchie: Register, Cache (SRAM), DRAM, Festplatte In einer Seitentabelle (page table) wird abgespeichert, wo die angefragten Daten liegen. Sind die Daten nicht im physikalischen Speicher, wird in der Seitentabelle geschaut wo die virtuelle Seite auf der Platte gespeicher ist Auswahl eines Speichers (in Form einer Seite) im DRAM Kopieren der Seite in das DRAM virtueller Speicher als Cache Die MMU (memory management unit) liest die Seitentabellen und konvertiert die virtuelle Adresse in eine physikalische Adresse Betriebssystem ist dafür verantwortlich, dass die Seitentabellen aktuell sind und die Daten zwischen Platte und DRAM ausgetauscht werden [BO10, S. 815] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 30

31 Virtueller Speicher Seitentabelle Physical page number or Valid disk address PTE 0 0 null null 0 PTE 7 1 Memory resident page table (DRAM) Physical memory (DRAM) VP 1 VP 2 VP 7 VP 4 Virtual memory (disk) VP 1 VP 2 VP 3 VP 4 VP 6 VP 7 PP 0 PP 3 Abbildung: Quelle: [BO10, S. 815] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 31

32 Virtueller Speicher Seitentabellen Seitentabelle ist ein Feld von sogenannten Seitentabelleneinträgen (page table entries) Für jeden Seitentabelleneintrag gibt es ein Valid Bit und ein Adressfeld valid Bit gibt an, wo die die virtuelle Seite gerade gespeichert ist wenn Valid Bit Null ist und eine Null-Adresse eingetragen ist, wurde die virtuelle Seite noch nie allokiert, ansonsten zeigt die Adresse auf den Start der virtuellen Seite auf der Festplatte Beispiel zeigt: acht virtuelle Seiten, vier physikalische Seiten VP1, VP2, VP4 und VP7 sind im physikalischen Speicher DRAM DRAM ist vollassoziativ jede physikalische Seite kann jede virtuelle Seite enthalten 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 32

33 Virtueller Speicher Seitentabellen - Page Hits CPU liest ein Wort aus dem virtuellen Speicher, welches in VP2 ist PTE2 zeigt auf PP1 und Valid Bit ist gesetzt. Virtual address Physical page number or Valid disk address PTE 0 0 null null 0 PTE 7 1 Memory resident page table (DRAM) Physical memory (DRAM) VP 1 VP 2 VP 7 VP 4 Virtual memory (disk) VP 1 VP 2 VP 3 VP 4 VP 6 VP 7 PP 0 PP 3 Abbildung: Quelle: [BO10, S. 816] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 33

34 Virtueller Speicher Seitentabellen - Page Faults CPU liest ein Wort aus dem virtuellen Speicher, welches in VP3 ist PTE3 zeigt auf zeigt auf Festplatte, Valid Bit ist nicht gesetzt. Virtual address Physical page number or Valid disk address PTE 0 0 null null 0 PTE 7 1 Memory resident page table (DRAM) Physical memory (DRAM) VP 1 VP 2 VP 7 VP 4 Virtual memory (disk) VP 1 VP 2 VP 3 VP 4 VP 6 VP 7 PP 0 PP 3 Abbildung: Quelle: [BO10, S. 817] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 34

35 Virtueller Speicher Seitentabellen - Page Faults VP4 wird ersetzt durch VP3 Virtual address Physical page number or Valid disk address PTE 0 0 null null 0 PTE 7 1 Memory resident page table (DRAM) Physical memory (DRAM) VP 1 VP 2 VP 7 VP 3 Virtual memory (disk) VP 1 VP 2 VP 3 VP 4 VP 6 VP 7 PP 0 PP 3 Abbildung: Quelle: [BO10, S. 817] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 35

36 Virtueller Speicher Seitentabellen - Page Allokation VP5 wird allokiert, neuer Eintrag im virtuellen Speicher (Festplatte) Physical page number or Valid disk address PTE 0 0 null PTE 7 1 Memory resident page table (DRAM) 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 36 Physical memory (DRAM) VP 1 VP 2 VP 7 VP 3 Virtual memory (disk) VP 1 VP 2 VP 3 VP 4 VP 5 VP 6 VP 7 PP 0 PP 3

37 Virtueller Speicher Virtueller Speicher zur Speicherverwaltung Bisher erfüllt die Seitentabelle eine Cache-Funktion Prozessmodell Abbildung mehrerer VP auf einen physikalischen Speicher Virtual address spaces Physical memory Process i: 0 VP 1 VP 2 Address translation 0 N-1 0 Shared page Process j: VP 1 VP 2 N-1 M-1 Abbildung: Quelle: [BO10, S. 819] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 37

38 Virtueller Speicher Konzepte zur Adressübersetzung Grundlagen der Adressübersetzung Grundlegende Parameter N = 2 n : Anzahl der Adressen im virtuellen Adressraum M = 2 m : Anzahl der Adressen im physikalischen Adressraum P = 2 p : Seitengröße (page size) in Bytes Komponenten der virtuellen Adressen (VA) VPO : Virtuelle Seite Offset VPN : Virtuelle Seiten Nummer TLBI : TLB Index TLBT : TLB Tag Komponenten der physikalischen Adressen (PA) PPO : Physikalische Seiten Offset PPN : Physikalische Seiten Nummer CO : Byte Offset im Cache Block CI : Cache Index, CT : Cache Tag 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 38

39 Virtueller Speicher Konzepte zur Adressübersetzung Funktion der der MMU Page table base register (PTBR) VIRTUAL ADDRESS n 1 p p 1 0 Virtual page number (VPN) Virtual page offset (VPO) Valid Physical page number (PPN) The VPN acts as index into the page table Page table If valid=0 then page not in memory (page fault) m 1 p p 1 0 Physical page number (PPN) Physical page offset (PPO) PHYSICAL ADDRESS Abbildung: Quelle: [BO10, S. 823] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 39

40 Virtueller Speicher Konzepte zur Adressübersetzung Erklärungen zum Konzept der Adressübersetzung Es gibt ein Kontrollregister in der CPU Page Table Base Register (PTBR) MMU benutzt VPN zur Auswahl eines Eintrages in der Seitentabelle VPN 0 würde z. B. PTE 0 auswählen In dem Seitentabelleneintrag findet man die physikalische Seitennummer Realisierung der Seitentabelle?! 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 40

41 Virtueller Speicher Konzepte zur Adressübersetzung Operationen bei einem Seitentreffer (page hit) CPU chip 2 PTEA PTE 1 Processor MMU 3 Cache/ VA memory PA 4 Data 5 Abbildung: Quelle: [BO10, S. 824] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 41

42 Virtueller Speicher Konzepte zur Adressübersetzung Operationen bei einem Seitenfehler (page fault) 4 Exception Page fault exception handler CPU chip 2 PTEA 1 PTE Processor MMU Cache/ VA 3 memory 7 Victim page 5 New page 6 Disk Abbildung: Quelle: [BO10, S. 824] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 42

43 Virtueller Speicher Konzepte zur Adressübersetzung Virtueller Speicher mit Cache-Hierarchie CPU chip PTE Processor VA MMU PTEA PA PTEA hit PTEA miss PA miss PTE PTEA PA Memory PA hit Data Data L1 cache Abbildung: Quelle: [BO10, S. 825] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 43

44 Translation Lookaside Buffer Konzepte zur Beschleunigung der Adressübersetzung Adressübersetzung sehr aufwendig, im Prinzip kann es in jedem Cache L1, L2 und L3 einen Miss geben und die PTE muss dann aus dem Speicher geholt werden. Viele Systeme benutzen deshalb einen sogenannten Translation Lookaside Buffer (TLB) TLB ist ein kleiner Cache, der mit virtuellen Adressen angesprochen wird Ein Cache-Hit (TLB Hit) führt dann zu dem PTE, welchen die MMU zur Bildung der physikalischen Adresse benutzt Aufbau der virtuellen Adresse bei Benutzung mit TLB n-1 p+t p+t-1 p p-1 TLB tag (TLBT) TLB index (TLBI) VPO 0 VPN Abbildung: Quelle: [BO10, S. 826] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 44

45 Translation Lookaside Buffer Konzepte zur Beschleunigung der Adressübersetzung TLB Hit CPU chip TLB 2 VPN PTE 3 Processor 1 VA Translation 4 PA Cache/ memory 5 Data Abbildung: Quelle: [BO10, S. 827] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 45

46 Translation Lookaside Buffer Konzepte zur Beschleunigung der Adressübersetzung TLB Miss CPU chip 2 VPN TLB 4 PTE 3 Processor 1 VA Translation PTEA PA 5 Cache/ memory Data 6 Abbildung: Quelle: [BO10, S. 826] 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 46

47 TLB beim Core i7 Übersicht des Speichersystems Processor package Core x4 Registers Instruction fetch MMU (addr translation) L1 d-cache 32 KB, 8-way L1 i-cache 32 KB, 8-way L1 d-tlb 64 entries, 4-way L1 i-tlb 128 entries, 4-way L2 unified cache 256 KB, 8-way L2 unified TLB 512 entries, 4-way QuickPath interconnect GB/s GB/s total To other cores To I/O bridge L3 unified cache 8 MB, 16-way (shared by all cores) DDR3 Memory controller 3 x GB/s 32 GB/s total (shared by all cores) Main memory 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 47

48 TLB beim Core i7 Übersicht des Speichersystems CPU Virtual address (VA) VPN VPO 32 4 TLBT TLBI TLB miss... L1 TLB (16 sets, 4 entries/set) TLB hit 32/64 Result L1 hit L1 d-cache (64 sets, 8 lines/set)... L2, L3, and main memory L1 miss CR VPN1 VPN2 VPN3 VPN4 PTE PTE PTE PTE PPN PPO Physical address (PA) CT CI CO Page tables 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 48

49 Virtueller Speicher bei einem Linux Prozess Different for each process Identical for each process %esp Process-specific data structures (e.g., page tables, task and mm structs, kernel stack) Physical memory Kernel code and data User stack Kernel virtual memory brk 0x (32) 0x (64) 0 Memory mapped region for shared libraries Runtime heap (via malloc) Uninitialized data (.bss) Initialized data (.data) Program text (.text) Process virtual memory 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 49

50 Zusammenfassung und Ausblick Betriebssysteme III Speicherverwaltung Virtueller Speicher Nächste Vorlesung behandelt Betriebssysteme IV Dateisystem 1. Februar2011 TechnischeUniversitätDarmstadt Dr.-Ing. Wolfgang Heenes 50