Experimentelle Hardwareprojekte. Projekt A-2: Befehlszähler eines RISC-Prozessors. Volker Dörsing 20. März 2014

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1 Friedrich Schiller Universität Jena Rechnerarchitktur und Advanced Computing Experimentelle Hardwareprojekte Projekt A-2: Befehlszähler eines RISC-Prozessors Volker Dörsing 20. März 2014 Inhaltsverzeichnis 1 Einführung Vorbereitung Befehlszähler des DLXJ-Prozessors Funktion des Befehlszähler im DLXJ-Prozessor Durchführung Funktionale Simulation Synthese und Implementierung Zeitbehaftete Simulation Erprobung Aufgabenstellung Funktionale Simulation Synthese und Implementierung Zeitsimulation Erprobung der Experimentalschaltung Literatur Abkürzungen und Vereinbarungen Einführung Die DLXJ-Prozessorarchitektur ist eine RISC Architektur und wurde mit VHDL synthesefähig spezifiziert. In diesem Teil des Projektes lernen Sie einen Auszug aus dem Prozessorkern des DLXJ-Prozessors kennen [3]. Aus dem Datenpfad des Prozessorkerns (3.1 Datenpfad, Abb. 3.2) werden nur wenige Funktionseinheiten benutzt und der Befehlszähler genauer untersucht. Der Datenpfad mit dem Befehlszähler bildet eine etwas komplexere funktionelle Einheit, die Sie mit dem Experimentalsystem austesten. Die funktionelle und zeitbehaftete Simulation sollen Ihr Verständnis für das Verhalten des DLXJ-Prozessors unterstützen. Ein Ziel des Versuches ist es, zu verstehen, welche Signalfolgen an die Funktionseinheiten angelegt werden müssen, um eine korrekte Funktion zu erhalten. Diese Signalfolgen müssen im regulären Betrieb des Prozessors durch die Steuerung bereitgestellt werden. Für die Durchführung dieses Projektes, wird die Kenntnis der Arbeitsschritte der CAE- Entwicklung und die Funktion des Latch aus dem Projekt A-1 vorausgesetzt. Die Erprobung erfolgt mit dem FPGA-Experimentalsystem. 1

2 2 Vorbereitung 2.1 Befehlszähler des DLXJ-Prozessors Der Datenpfad des DLXJ-Prozessors ist im Abschnitt 3.1 beschrieben und in der Abbildung 3.2 der Dokumentation [3] des Prozessors dargestellt. In dem Projekt A2 wird die Breite des Datenpfades auf 8 Bit (Busbreite) beschränkt und nur die folgenden Komponenten benutzt: PC: Befehlszähler Latch L1, L2: Eingangs-Latches der ALU ALU: Additionswerk Constants: Konstantenspeicher S1-, S2-Bus: zwei interne 8 Bit breite Quellbusse Dest_Bus: 8 Bit breiter Zielbus PC_addr_out: 8 Bit Ausgabe-Adresse des Befehlszählers für den Speicher Der hier verwendete Auszug aus dem Datenpfad ist in der Abbildung dargestellt. Die ALU ist fest auf Addition eingestellt. Im Konstantenspeicher befinden sich 3 Zahlen. Durch das Signal const_sel wird eine Konstante ausgewählt und während der Freigabe durch das low-aktive Signal /const_o1_en auf den S1-Bus gelegt: 00 0x0 01 0x1 10 0x4 Um dem Datenpfad überhaupt einen anfänglichen Wert zu geben, wird die Konstante 0x0 benötigt und mit dem low-aktiven Signal /const_o2_en auf den S2-Bus gelegt. Die beiden Latches L1 und L2 werden durch den Takt PHI1 gesteuert, während der Befehlszähler durch den Takt PHI2 gesteuert wird. Die Takte PHI1 und PHI2 sind nicht symmetrisch und zueinander um eine halbe Periode verschoben. Diese Konstellation sorgt dafür, dass das Ergebnis der ALU sicher im Befehlszähler gespeichert werden kann. Der Inhalt des Befehlszählers wird durch die beiden Signale PC_latch_en und PHI2 gesteuert. Das low-aktiv Signal /PC_out_en wirkt nur auf das Signal S2_Bus. Das Signal PC_addr_out ist immer aktiv. Der S2-Bus hat zwei Quellen: den Befehlszähler und den Konstantenspeicher. Durch deren lowaktive Freigabe-Signale kann die Quelle ausgewählt und verhindert werden, dass es zu einem Konflikt kommt. 2.2 Funktion des Befehlszähler im DLXJ-Prozessor Der Datenpfad und der Befehlszähler erhält seine Funktion durch die Steuerung des DLXJ- Prozessorkerns. Zur Erarbeitung der Funktionsweise studieren Sie die Architektur des Prozessors [3] und machen Sie sich klar, für welche Befehle und deren Grundschritte bei deren Ausführung der Befehlszähler benötigt wird. 2

3 3 Durchführung Für die Durchführung haben Sie dieselbe Konstellation wie im Projekt A1 zur Verfügung. Allerdings werden jetzt mehrere Dateien für die Beschreibung des Datenpfades und seiner Komponenten verwendet: datapath.vhd, alu_core.vhd, bus_const32.vhd, word_latch_1.vhd, word_latch_e_1e1.vhd. Weiterhin werden spezielle VHDL-Typen und -Packages für den DLX-Prozessor benötigt. All diese VHDL-Dateien müssen analysiert werden. 3.1 Funktionale Simulation Für die funktionale Simulation steht Ihnen das Skript fsim.sh zur Verfügung. Bevor Sie die Testumgebung ändern, fertigen Sie zu Ihrer Sicherheit eine Kopie der gegebenen Testumgebung an. Nach Änderungen der Testumgebung muss sie analysiert und erneut die Simulation durchgeführt werden. Für die Analyse ohne Simulation steht Ihnen das Skript an.sh zur Verfügung. Es eignet sich, um nach Änderungen der Testumgebung einen korrekten Syntax sicher zu stellen. 3.2 Synthese und Implementierung Für die Synthese und die Implementierung steht Ihnen das Skript imp.sh zur Verfügung. 3.3 Zeitbehaftete Simulation Für die zeitbehaftete Simulation steht Ihnen das Skript tsim.sh zur Verfügung. Bevor Sie die Testumgebung von der funktionalen Simulation ändern, fertigen Sie zu Ihrer Sicherheit eine Kopie an. Auch hier ist die Verwendung des Skriptes an.sh empfehlenswert. Beachten Sie, dass das FPGA-Modell 100 ns Initialisierungszeit benötigt. 3.4 Erprobung Für die Erprobung steht Ihnen fast dieselbe Konstellation wie im Projekt A1 zur Verfügung. In diesem Projekt werden von dem FPGA Xilinx Spartan 3AN, die Reihe von 8 LEDs rechts neben dem LCD-Display und 2 Stellen einer 7-Segment-Anzeige benutzt. Die Testprogramme werden auf dem Rechner an dem Sie arbeiten ausgeführt und nicht in dem Fenster vom Lehrstuhlserver. Das Programm konf xilinx/fpga.bit konfiguriert den FPGA. Die Konfigurationsdaten befinden sich in dem Verzeichnis für die Implementierung. Mit dem Programm prob werden Signalwerte an die Eingabeanschlüsse des FPGA gelegt. Diese Signalwerte werden an 8 LEDs rechts neben dem LCD-Display angezeigt. Das Signal PC_ADDR_OUT wird durch zwei Stellen einer 7-Segment-Anzeige dargestellt. Die Werte im Inneren der Schaltung insbesondere auch der inneren Busse sind für Sie nicht sichtbar. Aus diesem Grund ist es besonders wichtig, dass Sie sehr sorgfältig die zeitbehaftete Simulation verstehen, um jetzt durch geeignete Eingaben auch sinnvolle Ergebnisse zu erhalten. Folgende Befehle stehen zur Verfügung: sck, rck - PHI1 = "1", PHI2 = "0" bzw. PHI1 = "0", PHI2 = "1" cs - const_sel = 0 2 sce1, rce1 - /const_o1_en = "1" bzw. "0" sce2, rce2 - /const_o2_en = "1" bzw. "0" sple, rple - PC_latch_en = "1" bzw. "0" spoe, rpoe - /PC_out_en = "1" bzw. "0" h - Hilfe q - beendet Programm 3

4 Die Eingaben durch das Testprogramm können Sie am Bildschirm verfolgen. Zur Kontrolle wird das Bit-Muster der Steuersignale als hexadezimale Zahl nach jeder Eingabe angezeigt. Weiterhin sind die Steuersignale an den oben genannten 8 LEDs zu beobachten. Es gibt folgende Zuordnung: Bitstelle Befehl rpoe sple sce2 rce1 cs2 cs2 rck rck Signal /PC_out _en PC_lat ch_en /const _o2_en /const _o1_en const_ sel(1) const_ sel(0) PHI2 Beispiel PHI1 Zum Beispiel ergibt /PC_out_en = "0", PC_latch_en = "1", /const_o2_en = "1", /const_o1_en = "0", const_sel = "2", PHI2= "1" und PHI1 = "0" das Muster: 0x6a. 4 Aufgabenstellung Studieren Sie die Versuchsanleitung und den DLXJ RISC-Prozessor [3]. Beschäftigen Sie sich besondere mit dem Datenpfad des DLXJ-Prozessorkerns (3.1 Datenpfad, Abb. 3.2). Simulieren, synthetisieren und implementieren Sie den vom Betreuer vorgegebenen VHDL- Auszug des Prozessorkerns. Erkunden und Protokollieren Sie die Funktion des Befehlszählers im konfigurierten FPGA. 4.1 Funktionale Simulation 1. Simulieren Sie die Eingaben aus der Testumgebung. 2. Bestimmen Sie die Ein- und Ausgangssignale des Befehlszählers und ihre Funktion. Welche Wirkung haben die Signale const_sel, /const_o1_en, /const_o2_en, PC_latch_en, /PC_out_en, PC_adr_out, PHI1 und PHI2. Unter welchen Bedingungen gelangen Daten vom Konstanten-Speicher auf den S1-, S2-Bus, ist das Resultat der ALU stabil, ist der Inhalt des PC Latch stabil, wird der Inhalt des PC Latch an den Adress-Bus gegeben, wird der Inhalt des PC Latch auf den S2-Bus gelegt. 3. Erweitern Sie die Testumgebung. Demonstrieren und dokumentieren Sie mindestens 4 Funktionen des Befehlszählers. 4. Stellen Sie eine Funktionstabelle auf. 5. Drucken Sie eine Übersicht aus. 4.2 Synthese und Implementierung 1. Synthetisieren und implementieren Sie den Datenpfad. 2. Welche Komponenten werden verwendet und wie hoch ist ihre Anzahl. 4.3 Zeitsimulation 1. Simulieren Sie den implementierten FPGA mit den Eingaben aus der erweiterten Testumgebung (Aufgabe 1.3). 2. Welche Signale fehlen und warum. Welche Folgen resultieren für die Simulation und die spätere Erprobung. 3. Was stellen Sie fest. Ziehen Sie Schlussfolgerungen. Was muss verändert werden. 4. Realisieren sie folgende Funktionen des Befehlszählers durch die Testumgebung, dokumentieren Sie diese und begründen Sie die Eingaben: Befehlszähler um 4 erhöhen Befehlszähler um 1 erhöhen 4

5 Befehlszähler um 0 erhöhen Befehlszähler auf 0 setzen Standardfunktion des DLXJ-Befehlszählers 5. Dokumentieren Sie die Veränderungen in der Testumgebung. Begründen Sie die Änderungen im Einzelnen. Drucken Sie eine Übersicht vor und nach den Änderungen der Testumgebung aus. 6. Messen Sie die Verzögerungen zwischen PHI2 und PC_addr_out bei 3 verschiedenen PC- Werten. Sind diese Zeiten im Verlauf der Simulation immer gleich? Begründen Sie Ihre Aussage. Drucken Sie eine Messung im Überblick aus. 4.4 Erprobung der Experimentalschaltung 1. Konfigurieren Sie das FPGA-Experimentalsystem. 2. Experimentieren Sie mit verschiedenen Signalfolgen. Beobachten und protokollieren Sie die Eingaben und die Anzeige nachvollziehbar. Erläutern Sie die jeweiligen Signalfolgen. 3. Führen Sie folgende Funktionen des Befehlszählers aus, dokumentieren Sie diese und begründen Sie die Eingaben: Befehlszähler um 4 erhöhen Befehlszähler um 1 erhöhen Befehlszähler um 0 erhöhen Befehlszähler auf 0 setzen Standardfunktion des DLXJ-Befehlszählers 5 Literatur 1. Schaltungsdesign mit VHDL: Synthese, Simulation und Dokumentation digitaler Schaltungen; Gunther Lehman, Bernhard Wunder, Manfred Selz; Poing, Franzis Das VHDL-Informationsmedium der FH Köln: VHDL-easy 3. Reinsch, A.: Der DLXJ RISC-Prozessor - Architektur, Implementierung, Test. FSU Jena, Institut für Informatik, LS Rechnerarchitektur, März Xilinx Spartan-3AN FPGA Family Data Sheet, v3.2 - Product Specification, Abkürzungen und Vereinbarungen ALU arithmetisch-logische Einheit (arithmetic logic unit) DLX RISC-Prozessorarchitektur von Hennessy und Patterson DLXJ Jenaer Version von Dr. Reinsch [3] FPGA Field Programmable Gate Array, Programmierbarer Schaltkreis LCD Flüssigkristallanzeige (liquid crystal display) LED Leuchtdiode (light emitting diode) PC Befehlszähler (program counter) Latch VHDL VHSIC (Very High Speed Integrated Circuit) Hardware Description Language, standardisiert durch IEEE