Experimentelle Hardwareprojekte. Volker Dörsing 20. März 2014

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1 Friedrich Schiller Universität Jena Rechnerarchitektur und Advanced Computing Experimentelle Hardwareprojekte Projekt A-1: CAE-Werkzeuge Volker Dörsing 20. März 2014 Inhaltsverzeichnis 1. Einführung Vorbereitung Schaltungsentwicklung für einen programmierbaren Schaltkreis Schaltungsentwurf Funktionale Simulation FPGA Xilinx Spartan-3AN Synthese Implementierung Zeitbehaftete Simulation Latch Durchführung Funktionale Simulation Synthese und Implementierung Zeitbehaftete Simulation Erprobung Aufgabenstellung Funktionale Simulation Synthese und Implementierung Zeitsimulation Erprobung der Experimentalschaltung Literatur Abkürzungen und Vereinbarungen Einführung Ein Field Programmable Gate Array (FPGA) ist ein komplexer wiederholt programmierbarer Logik-Schaltkreis. Er wird eingesetzt für Rapid Prototyping, als Co-Prozessor für massiv parallele Anwendungen (Kryptoanalyse), in eingebetteten Systemen oder auch in einem rekonfigurierbaren Computer. Mit der Hardware Beschreibungssprache VHDL lassen sich komplexe Hardware-Funktionen und ganze Systeme beschreiben. Aus solchen VHDL- Beschreibungen kann in einem automatisierten Entwurfsprozess eine Konfiguration für den FPGA generiert werden. Ziel der A-Projekte ist die Erzeugung eines FPGA mit den Funktionen eines Reduced Instruction Set Prozessors (RISC), dessen Befehle in nur einem Takt ausgeführt werden. In dem Projekt A1 lernen Sie am Beispiel der einfachen logischen Funktion eines D-Latch alle Arbeitsschritte vom Entwurf bis hin zu einem getesteten und funktionstüchtigen programmierba- 1

2 ren Schaltkreis kennen und führen sie aus. Der (FPGA-)Schaltkreis soll von Ihnen konfiguriert und seine Funktion ausgetestet werden. Die Automatisierung solcher Entwurfsprozesse schreitet immer weiter fort und besteht aus dem Entwurf, der Simulation, der Synthese, der Implementierung sowie der Erprobung. Dieser Vorgang wird als Electronic Design Automation (EDA) zusammengefasst. Ein Schwerpunkt des Projektes liegt auf dem Kennenlernen und dem Umgang mit Electronic Computer-Aided Engineering (CAE-) Werkzeugen. In der praktischen Übung kommen die kommerziellen Werkzeuge Synopsys Entwicklung Umgebung Version und die Integrated Synthesis Environment Version 9.1i von Xilinx (ISE) zum Einsatz. Der VHDL-Entwurf der Schaltungen wird Ihnen aus Zeitgründen vorgegeben. Für die Automatisierung der Arbeitsschritte verwenden Sie vorbereitete Kommandodateien, die Sie durch die Arbeitsschritte führen. Ein weiterer Schwerpunkt liegt auf den Eigenschaften eines D-Latch. Diese Funktion ist ein Bestandteil im Datenpfad des RISC-Prozessors ( [3], 3.1 Datenpfad, Abb. 3.2), den Sie im Verlauf dieses experimentellen Hardware Projektes implementieren. VHDL Kenntnisse sind in dem Projekt A1 nur in geringem Umfang erforderlich [1, 2, 5]. 2. Vorbereitung 2.1. Schaltungsentwicklung für einen programmierbaren Schaltkreis Im folgenden Abschnitt werden die Arbeitsschritte von der Aufgabenstellung bis hin zu einem getesteten programmierbaren Schaltkreis dargestellt. Diese Arbeitsschritte sind der Schaltungsentwurf, die funktionale Simulation, die Synthese, die Implementierung, die zeitbehaftete Simulation und die Erprobung. Siehe Abbildung 1, Seite Schaltungsentwurf Zuerst erfolgt die Umsetzung der Aufgabenstellung in einen Algorithmus und die Formulierung des gewählten Algorithmus in einer Hardwarebeschreibung, einer Schaltung oder einer Mischung aus einem Schaltplan und einer Hardwarebeschreibung. Wir gehen von der Hardwarebeschreibung mit der Sprache VHDL aus. Diese ist der Programmiersprache ADA verwandt und ermöglicht die textuelle Beschreibung von gleichzeitig (d.h. parallel) ablaufenden Vorgängen. Jede Funktionseinheit besteht aus einer Schnittstelle (Entity) und der eigentlichen Beschreibung (Architektur). In der Architektur kann sowohl das Verhalten als auch die Verbindung von Funktionseinheiten beschrieben werden. Verbundene Funktionseinheiten werden wiederum durch ihr Verhalten oder ihre Struktur beschrieben und so fort. Jede Strukturebene wird als Hierarchieebene bezeichnet. Zu Beginn des Versuches erhalten Sie Ihre funktionsfähigen VHDL-Beschreibungen vom Betreuer Funktionale Simulation Nach dem Entwurf einer Beschreibung, was dem Entwurf eines Schaltplans entspricht, wird die VHDL Beschreibung (Design) mit einem Simulator analysiert, was im Wesentlichen eine syntaktische Prüfung beinhaltet. Darauf folgt die Simulation der Schaltung. Damit die Aufgabenstellung überprüft werden kann, müssen Signale an die Schaltung angelegt werden, die die Schaltung entsprechend der gewünschten Funktion stimulieren. Dazu dient eine Testumgebung (testbench). Das ist ebenfalls eine VHDL-Beschreibung, welche die gewünschten Eingangssignale der Schaltung erzeugt. Sie muss ebenfalls analysiert werden und bindet die zu testende Schaltung als Funktionseinheit ein. 2

3 Die Testumgebung mit der formalen Schnittstelle (Entity) E stellt die oberste Hierarchieebene (/E) dar. In der Architektur der Testumgebung wird die Schnittstelle der zu testenden Schaltung den Signalen der Testumgebung zugeordnet. Diese Zuordnung hat den Bezeichner UUT (unit under test) und wird auch Instantiierung unserer Funktionseinheit (Komponente) genannt. Damit ist unsere Funktionseinheit als Instanz mit dem Namen UUT mit der Testumgebung verbunden. Die UUT stellt die nächst niedrigere Hierarchieebene (/E/UUT) dar. Da dieser Vorgang rekursiv erfolgen kann, entsteht eine Baumstruktur. Im nächsten Schritt wird eine ausführbare Datei simv erzeugt, die das Simulationsmodell enthält und sich auf die oberste Hierarchieebene als Ausgangspunkt und aktuellen Arbeitsbereich (/) bezieht. Mit dem Ausführen dieses Simulationsmodells wird die Simulationskonsole gestartet, welche die Testumgebung simuliert, was die Simulation der zu testenden Schaltung nach sich zieht. Abbildung 1: Ablauf Die simulierten Signalverläufe werden anschließend mit einem Visualisierungsprogramm angesehen und auf Korrektheit überprüft. Falls die Signalverläufe nicht der Aufgabe entsprechen, muss die Schaltungsbeschreibung geändert werden und der gesamte beschriebene Ablauf wird wieder durchlaufen. Eine reale Schaltung hat Signallauf- und Verzögerungszeiten. Auch eine funktionale Beschreibung kann Angaben zu Verzögerungszeiten enthalten, dann können diese auch in der Simulation berücksichtigt werden. Auf den Fall der zeitbehafteten Simulation wird später eingegangen FPGA Xilinx Spartan-3AN In dieser Aufgabe wird ein unbegrenzt oft programmierbarer Logikschaltkreis, ein FPGA aus der Spartan 3 Familie von Xilinx eingesetzt [4]. Er besteht aus der Speicher- und der Logik- Ebene. In der Speicherebene, die als SRAM ausgebildet ist, wird die Konfiguration des FPGA gespeichert. Sie steuert die Logikebene des Schaltkreises, der ein Feld von konfigurierbaren Logikblöcken (CLB - configurable logic block) in 48 Zeilen und 32 Spalten enthält. Diese sind von programmierbaren Eingangs-, Ausgangsblöcken (Input/Output Blocks) umgeben. Weiterhin enthält der Schaltkreis Takt-Puffer (GBUF) für die den ganzen Schaltkreis durchziehende Taktnetzwerke. Die Komponenten des Schaltkreises können durch lokale und globale Verdrahtungsnetze miteinander verbunden werden. Darüber hinaus enthält der FPGA weitere programmierbare Funktionselemente, die hier nicht behandelt werden. Jeder CLB besteht aus vier Teilen (Slice). Ein Slice besteht aus einer F und G Logikzelle, aus zwei Flip-Flop sowie einer Carry-Logik. Die Logikzellen sind Wahrheitswertetabellen (look-up table - LUT). Sie realisieren die kombinatorische Logik NOT, AND, OR, XOR. Der oben beschriebene Schaltungsentwurf wird durch die Synthese und Implementierung auf diese inneren Strukturen des Schaltkreises umgesetzt, so dass die Logikzellen, Flip-Flops und anderen Ressourcen die logischen Funktionen darstellen Synthese Der Syntheseprozess unterteilt sich in die Phasen Analyse (analog zur Simulation), Synthese und Export einer Netzliste für die Implementierung. Die abstrakte textuelle Beschreibung einer Schaltung wird im Laufe der Synthese in logische Funktionen überführt. Die Grundelemente für die kombinatorische Logik sind AND, OR und NOT. Das Grundelement der sequentiellen Logik ist das Flip-Flop. Die Konstrukte der mächtigen Programmiersprache VHDL müssen isoliert und in semantisch richtige logische Konstrukti- 3

4 onen übersetzt werden. Dies erfordert den Einsatz von Methoden der künstlichen Intelligenz mit Datenbanken, um die komplexen Gebilde der Programmiersprachen semantisch richtig zu interpretieren. Für einige logische und arithmetische Operatoren gibt es eine spezielle Design Ware Bibliothek, die diese Operatoren in für die Technologie optimierte Konstruktionen umsetzt. Weiterhin gibt es auch programmtechnische Formulierungen, die nicht sinnvoll synthetisiert werden können und deshalb von der Synthese ausgeschlossen sind. Durch das Einbinden von technologieabhängigen Bibliotheken können die Synthesewerkzeuge für die verschiedensten Technologien eingesetzt werden. Beispiele sind ASIC Technologien oder Technologien für programmierbare Bauelemente (PLA, CPLD, FPGA). Jede Technologie besitzt ihre eigenen besonderen Strukturelemente, Synthesezellen genannt. Beim FPGA kann man die Bestandteile der Slices als Synthesezelle ansehen. Ergebnis der Synthese ist eine Liste aller in dem FPGA verwendeten Bestandteile und die Verbindungen zwischen diesen. Diese Liste wird Netzliste genannt. Am Ende des Prozesses steht der Export der Netzliste für eine bestimmte Technologie (vgl. Abbildung 1: Ablauf) Implementierung Die bei der Synthese erzeugte Netzliste mit technologiespezifischen Synthesezellen wird von dem Implementierungswerkzeug, das im Allgemeinen vom Schaltkreishersteller bereitgestellt wird, auf den konkreten ausgewählten Schaltkreis (z.b. Xilinx Spartan 3AN 700 mit Gehäuse FGG84 und Geschwindigkeitsgrad 0.4 ns) abgebildet. Dabei müssen die synthetisierten Logikzellen den CLB des Schaltkreises zugeordnet werden. Weiterhin wird der zugeordnete Logikblock in die 48 Zeilen und 32 Spalten Anordnung des Schaltkreises eingefügt. Die Verbindungen zu anderen Logikblöcken und zu den Anschlüssen des Schaltkreises müssen hergestellt werden. Dieser Vorgang ist durch Implementierungsvorgaben beeinflussbar. In einem constraints file machen wir Vorgaben über die Lage der Schaltkreisanschlüsse. Vorgaben für Signallaufzeiten, Taktfrequenzen und Platzierung von Logikblöcken sind ebenfalls möglich. Die Implementierung erfolgt in den Phasen Übersetzen, Umwandlung der Netzliste von Synthesezellen in Logikblöcke, Platzierung der Logikblöcke, Verbinden der Anschlüsse, Berechnen der Verzögerungszeiten sowie Erzeugen eines Simulationsmodells mit Zeitinformationen und einer Konfigurationsdatei (vgl. Abbildung 1: Ablauf). Der Schaltkreis kann mit den grafischen Werkzeugen Constraints Editor, FPGA Editor und Floorplaner betrachtet und weiter bearbeitet werden. Wir benutzen zur Visualisierung den FPGA Editor. Mit dem Simulationsmodell und den Zeitinformationen kann noch vor dem Einsatz in einem größeren System die Funktion des Schaltkreises in der zeitbehafteten Simulation überprüft werden. Das eigentliche Ergebnis des gesamten Prozesses ist jedoch die Konfigurationsdatei. Diese Konfigurationsdatei wird in dem FPGA gespeichert. Durch diese Konfiguration erhält der Schaltkreis seine durch den Entwurf bestimmte Funktion Zeitbehaftete Simulation Die zeitbehaftete Simulation erfolgt wie die funktionale Simulation und gibt Auskunft über das letztendlich korrekte zeitliche Verhalten der zu lösenden Aufgabe. In diesem Abschnitt wird nur auf Unterschiede zur funktionalen Simulation hingewiesen. Das Simulationsmodell ist jetzt ein Modell des realen Schaltkreises (vgl. Abbildung 1: Ablauf). Dieses Modell setzt sich wiederum aus Simulationsmodellen der elektrischen Einheiten des Schaltkreises, u.a. den Logikblöcken, und den Verbindungen zusammen (vgl. VHDL- Hierarchieebenen). Die Schaltkreiskomponenten-Bibliothek SIMPRIM beinhaltet diese Einheiten und muss in der Initialisierungsdatei synopsys_sim.setup für die zeitbehaftete Simulation angegeben werden. Die Elemente dieser Bibliothek werden von der funktionalen Simulation nicht benutzt. Die Zeitinformationen befinden sich nicht in dem VHDL Simulationsmodell, sondern in einer sepa- 4

5 raten Datei im Standard Delay Format (SDF). Diese Datei wird dem Simulator zusammen mit der Hierarchieebene, die sie beschreibt, angegeben. Bei der Simulation der realen Schaltkreises wird die Lage der einzelnen Komponenten und deren Verbindungen berücksichtig. Da die Komponenten in dem FPGA an verschiedenen Orten platziert wurden, sind auch die Verbindungen zwischen den Komponenten und insbesondere zu den Schaltkreisanschlüssen unterschiedlich lang. Die Auswirkungen ist eine unterschiedliche Laufzeiten der Signale. Bemerkbar wird dies vor allem, wenn ein Signal aus mehreren Bit besteht. Wie die funktionale Simulation wird die zeitbehaftete in einer Testumgebung durchgeführt, die eine größere Schaltung oder auch Anzeige- und Eingabeelemente darstellen kann. Der Vorteil ist u.a., dass gezielt interessierende und kritische Zustände für die Schaltung erzeugt werden können, was in realen Schaltungen nicht immer einfach ist. Weil wir es hier mit dem Modell eines realen Schaltkreises zu tun haben, muss die Testumgebung an dieses angepasst werden. Zum einen dürfen an einen realen Schaltkreis keine variablen Größen, wie Generics übergeben werden. Zum anderen benötigt ein Schaltkreis eine gewisse Zeit zur Initialisierung seiner inneren Zustände. Das bedeutet, dass bei unserem Simulationsmodell 100 ns vergehen, bevor die angelegten Signale richtig verarbeitet werden. Die Simulation auch von internen Signalen stellt einen bedeutenden Vorteil gegenüber der realen Erprobung dar, denn bei der realen Testschaltung kann man nicht in den Schaltkreis hinein sehen Latch Flipflops haben Sie in anderen Lehrveranstaltungen bereits kennen gelernt. Gegenstand des experimentellen Hardware Projekts ist ein RISC Prozessor. Im Datenpfad dieses Prozessors werden an mehreren Stellen D-Latches verwendet. Ein D-Latch (Abbildung 2) ist ein zustandsgesteuertes D- Flipflop. Zustandsgesteuert bedeutet, dass nicht die Taktflanke Daten vom Eingang an den Ausgang übernimmt, sondern während am Takt der logische Pegel 1 anliegt. Das ist der Abbildung 2: D-Latch Transparente Zustand. Der Speicher Zustand wird erreicht, wenn der Takt den logischen 0 Wert annimmt. Darüber hinaus hat das hier verwendete 4 Bit D-Latch zwei weitere Eingänge: Takt- und Ausgangsfreigabe. Nur wenn an der Taktfreigabe der logische 1-Pegel liegt, wirkt die oben beschriebene Funktion des Taktes. Sonst wird der letzte Wert der Daten beibehalten (gespeichert). Die Ausgangsfreigabe ist low aktiv und bewirkt die Ausgabe der Daten, wenn sie den logischen Wert 0 hat. Sonst nehmen die Ausgänge den Tri-state-Zustand Z an. Im Tri-state- Zustand sind die Ausgänge hochohmig. Dieses Verhalten wird benötigt, wenn mehrere Ausgänge zusammengeschaltet werden, wie das bei Bussen Anwendung findet. 3. Durchführung An einem PC mit einem X Window System erhalten Sie ein Terminal Fenster zu einem Unix- Server in einer Solaris 2.10 Unix-Umgebung. Vor der Benutzung muss die Betriebssystemumgebung auf die CAE-Werkzeuge durch folgenden Befehl eingestellt werden: a1 -i Bitte haben Sie etwas Geduld, wenn ein Fenster nicht sofort auf dem Bildschirm erscheint. Sie arbeiten in einer Client-Server Umgebung mit Security Shell, deren Reaktionszeit größer als am heimischen PC ist. Nach der Einstellung der Projektumgebung ist das Arbeitsverzeichnis des Terminal Fensters bereits richtig eingestellt. 5

6 In diesem Verzeichnis befinden sich alle Dateien, die Sie benötigen. Das sind: *.vhd # die VHDL Quellen tb.vhd # die Testumgebung xc3s700an.ucf # Vorgaben für die Implementierung, Anordnung der Anschlüsse synopsys_sim.setup # Initialisierungsdatei für Synopsys Für alle Arbeitsschritte bis zum Programmieren des Schaltkreises stehen Ihnen Shell-Skripte zur Verfügung: an.sh: Analyse der Testumgebung tb.vhd fsim.sh: funktionelle Simulation imp.sh: Synthese und Implementierung tsim.sh: zeitbehaftete Simulation Außerdem gibt es noch einige Kommandodateien (.cmd,.tcl), die die verwendeten Werkzeuge im Detail steuern. Diese Dateien sind einfache Textdateien. Sie sollten von Ihnen nicht bearbeitet werden. Diese Skripte werden durch den Unix-Befehl source oder "." ausgeführt: source <skriptname> Zum Beispiel:. fsim.sh Die Testumgebung tb.vhd werden Sie bearbeiten müssen. Sie kann mit jedem Texteditor (emacs, joe, nano, pico, mcedit, nedit (nur Server), gedit, vi, vim o.a.) editiert werden. Folgende Verzeichnisstruktur sollte im Laufe der Bearbeitung entstehen: ~/a1/: Quelldateien (vgl. oben) fsim: funktionelle Simulation syn: Synthese xilinx: Implementation tsim: Zeitsimulation Ein lokales Fenster dient zum Test mit dem Experimentalsystem [3]. Hier stehen die Befehle konf und tst zur Verfügung (vgl 3.4. Erprobung). Falls das Fenster für die CAE-Werkzeuge geschlossen wurde, Sie aber weiter arbeiten möchten, muss die CAE-Umgebung durch Eingabe des folgenden Befehls wieder hergestellt werden: a1 -u Ihre Druckaufträge werden normalerweise an den Drucker "npr2" im Übungsraum geschickt. Text- und Postscript-Dateien können mit dem Befehl "lp <Dateiname>" gedruckt werden. Am Ende des Versuches melden Sie sich bitte an Ihrem Arbeitsplatz ab Funktionale Simulation Für die funktionale Simulation steht Ihnen das Skript fsim.sh zur Verfügung. Es führt folgende Aufgaben aus: Es löscht das Verzeichnis fsim und legt es neu an sowie ein Unterverzeichnis work Kopiert die Initialisierungsdatei Analysiert die benötigten VHDL-Dateien Erzeugt das Simulationsmodell und führt es mit einigen Simulationsbefehlen aus Öffnet ein Fenster zum Betrachten der Simulationsergebnisse. Nach Änderungen der Testumgebung muss sie analysiert und erneut die Simulation durchgeführt werden. Für die Analyse ohne Simulation steht Ihnen das Skript an.sh zur Verfügung. Es eignet sich, um nach Änderungen der Testumgebung einen korrekten Syntax sicher zu stellen. 6

7 Die Signalverläufe können vergrößert und verkleinert werden über das Menü View-Zoom oder durch die Tastenkürzel: f: gesamter Signalverlauf (Full) i: Vergrößerung (Zoom In) o: Verkleinerung (Zoom Out) Strg-q: Vergrößerung auf die Zeit zwischen den Markierungslinien Die Markierungslinie C1 kann mit der linken Maustaste und die Markierungslinie C2 mit der mittleren Maustaste positioniert werden. Neben der Markierungslinie C2 sind die Zeit im Signalverlauf und der zeitliche Abstand zur Markierungslinie C1 angegeben. Durch die Positionierung der zwei Markierungslinien können Sie Zeitmessungen durchführen. Über den Menüpunkt File Print können Sie aussagekräftige Signalverläufe als Postscriptoder Bilddatei drucken. Diese Datei befindet sich in Verzeichnis für die Simulation (z.b. fsim) und kann mit dem Befehl lp <dateiname> ausgedruckt werden. Wichtig ist, dass alle Signalwerte im Ausdruck gut zu sehen sind. Folgende Einstellungen dienen zur Orientierung: o Postscript oder Image o Width: o Begin und End Time: 0 und 420,000 o Orientation: Landscape 3.2. Synthese und Implementierung Für die Synthese und die Implementierung steht Ihnen das Skript imp.sh zur Verfügung. Es führt folgende Aufgaben aus: Es erzeugt ein neue Verzeichnisse für die Synthese und Implementierung Es synthetisiert den Entwurf und exportiert eine Netzliste fpga.edf Es importiert die Netzliste und liest die Implementierungs-Vorgaben aus der Datei xc3s700an.ucf Platzierung der Logikblöcke, Herstellung der Verbindungen Export des Simulationsmodells, von Signallaufzeiten und der Konfigurations-Datei fpga.bit Start des Visualisierungs-Werkzeugs FPGA-Editor Abbildung 3: FPGA-Editor 7

8 Der FPGA-Editor (Abbildung 3) hat 3 Fenster: List: Listet tabellarisch die Komponenten und Verbindungen Array: Stellt die Komponenten und Verbindungen des FPGA dar. World: Markiert den Ausschnitt, der im Array-Fenster sichtbar ist und aktivierte Komponenten Mit Hilfe des List -Fensters können Sie die Anzahl, den Typ und die Ortsbezeichnung (Site) der Komponenten bestimmen. Hier können Sie auch eine Komponente auswählen und damit diese im Array -Fenster rot markieren. Benutzen Sie aus dem Menü View die Zoom-Befehle oder Funktionstasten F6 bis F11. Durch Betätigung des Symbols kann die Anzeige der benutzten Verbindungen ein und aus geschaltet werden. Außerdem kann die innere Schaltung einer ausgewählten Komponente durch Betätigung der Schaltfläche editblock am rechten Rand oder des Symbols in einem Block -Fenster betrachtet werden. Benutze Verbindungen werden durch die Farbe Cyan markiert und die Farbe Magenta markiert unbenutzte. Ein PAD ist die Bezeichnung für einen Schaltkreisanschluss Zeitbehaftete Simulation Für die zeitbehaftete Simulation steht Ihnen das Skript tsim.sh zur Verfügung. Dieses Skript erledigt ähnliche Aufgaben, wie bei der funktionalen Simulation. Es gibt jedoch auch einige Unterschiede: Es analysiert nicht den Entwurf, sondern die bei der Implementierung entstandene VHDL-Beschreibung des FPGA. Die bei der Implementierung berechneten Zeitinformationen aus der Datei fpga.sdf werden für die Simulation eingebunden Erprobung Für die Erprobung steht Ihnen das FPGA Experimentalsystem [3] zur Verfügung. Ein Überblick über die Struktur des Experimentalsystems wird im Abschnitt 2. und mit der Abb. 2.2 gegeben. In dem Projekt A1 werden lediglich der FPGA und eine Reihe von 8 LEDs rechts neben dem LCD-Display benötigt. Die 8 LEDs sind direkt mit dem FPGA verbunden. Der FPGA wird über einen Mikrokontroller an den lokalen PC angeschlossen. Die Testprogramme werden auf dem PC, an dem Sie arbeiten, ausgeführt und nicht in dem Fenster vom Lehrstuhlserver. Das Programm konf xilinx/fpga.bit konfiguriert den FPGA des Experimentalsystems mit der Konfigurationsdatei der Schaltung. Die Konfigurationsdaten befinden sich in dem Verzeichnis für die Implementierung. Mit dem Programm tst werden Signalwerte an die Eingabeanschlüsse des FPGA gelegt. Für die Signale Takt (CLK), Taktfreigabe (CLK_EN), Ausgabefreigabe (OU_EN) und die binären Daten (DATA_IN) können Eingaben gemacht werden. Der Wert für das Signal DATA_IN kann durch den Befehl wd als hexadezimalem Ziffer (0 bis f) eingegeben werden. 8

9 Folgende Befehle stehen zur Verfügung: sck - CLK = "1" rck - CLK = "0" sce - CLK_EN = "1" rce - CLK_EN = "0" soe - OUT_EN = "1" roe - OUT_EN = "0" wd - Eingabe von DATA_IN: 0x? h - Hilfe q - beendet Programm Die Eingaben durch das Testprogramm können Sie am Bildschirm verfolgen. Am Experimentalsystem ist die Wirkung der Eingaben nur durch die Anzeige des Ausgangssignals an4 LEDs zu beobachten. 4. Aufgabenstellung Studieren Sie die Versuchsanleitung und machen Sie sich mit den Arbeitsschritten vom Entwurf bis zum fertigen Schaltkreis einer Funktionseinheit vertraut. Beschäftigen Sie sich mit der Funktion eines D-Latch (taktzustandsgesteuertes D-Flipflop). Simulieren, synthetisieren und implementieren Sie den vom Betreuer vorgegebenen VHDL- Entwurf dlatch.vhd für ein 4 Bit D-Latch mit Takt-Freigabe und Tri-State-Steuerung. Erkunden und Protokollieren Sie die Funktion des zustandsgesteuerten Flipflops im konfigurierten FPGA Funktionale Simulation 1. Simulieren Sie die Eingaben aus der Testumgebung. 2. Bestimmen Sie die Ein- und Ausgangssignale und ihre Funktion. 3. Stellen Sie eine Wahrheitswertetabelle auf. Welche Wirkung haben die Signale CLK, CLK_EN, OUT_EN? Unter welchen Bedingungen gelangen die Daten vom Eingang an den Ausgang, werden die Ausgabe-Daten gleich gehalten, erfolgt keine Ausgabe von Daten? Was bedeutet keine Ausgabe von Daten? 4. Erweitern Sie die Testumgebung. Demonstrieren Sie Wahrheitswertetabelle mit mindestens 4 Funktionen des Latch. 5. Drucken Sie die Simulation von mindestens 4 Funktionen aus. 6. Messen Sie Verzögerungszeiten. 1. Zwischen CLK=1 und DATA_OUT. 2. Zwischen DATA_IN und DATA_OUT. 3. Zwischen OUT_EN und DATA_OUT Synthese und Implementierung 1. Synthetisieren und implementieren Sie den Entwurf. 2. Welche Komponenten (z.b. IOB) und wie viele von jeder Sorte wurden belegt? Nennen Sie von jedem Typ der benutzen Komponenten beispielhaft eine Ortsbezeichnung (Site z.b. CLB_X42Y61). 3. Sehen Sie sich einen Slice an. Welche Signale werden von beiden Latches benutzt? 4. Sehen Sie sich einen IOB-Block an. Wie werden die Signale hier verwendet? 5. Welches sind die drei wichtigsten Ergebnisdateien und wofür werden sie benötigt? 9

10 4.3. Zeitsimulation 1. Simulieren Sie die Eingaben aus der erweiterten Testumgebung (Aufgabe 4.1.4). 2. Drucken Sie die Simulation aus. 3. Messen Sie die Verzögerungen aus der Aufgabe Vergrößern Sie die zeitliche Darstellung der Signale an einem Übergang zwischen zwei Werten der Ausgabe-Signale. Was beobachten Sie? Wie kann das Verhalten erklärt werden? 5. Nennen sie im zeitlichen Verlauf zwei Unterschiede zur funktionalen Simulation Erprobung der Experimentalschaltung 1. Konfigurieren Sie das FPGA-Experimentalsystem [3]. 2. Legen Sie dieselben Signalwerte, wie sie in der Testumgebung benutzt werden, an den Schaltkreis. Überlegen Sie sich, wie Sie die Erprobung nachvollziehbar protokollieren können. 3. Experimentieren Sie mit anderen Signalfolgen. Beobachten und protokollieren Sie die Eingaben und die Anzeige nachvollziehbar. Welche Eingabefolgen führen für Sie zu einer überraschenden Anzeige? 5. Literatur 1. Schaltungsdesign mit VHDL: Synthese, Simulation und Dokumentation digitaler Schaltungen; Gunther Lehman, Bernhard Wunder, Manfred Selz; Poing, Franzis Das VHDL-Informationsmedium der FH Köln: VHDL-easy 3. Reinsch, A.: Der DLXJ RISC-Prozessor. Architektur, Implementierung, Test. FSU Jena, Institut für Informatik, LS Rechnerarchitektur, März Xilinx Spartan-3AN FPGA Family Data Sheet, v3.2 - Product Specification, Folien zu VHDL, D. Neuhäuser (W. Koch), PDF, Stand: Jan Abkürzungen und Vereinbarungen CLB - Configurable Logic Block, Logikzellen der FPGA von Xilinx FPGA Field Programmable Gate Array, Programmierbarer Schaltkreis UUT unit under test Bezeichnung für die Zuordnung der Schnittstellen Signale der zu testende Schaltung zu den lokalen Signalen (Instanz) VHDL VHSIC (Very High Speed Integrated Circuit) Hardware Description Language, standardisiert durch IEEE