Eingebettete Systeme. 4: Entwurf und Test. Technische Informatik T T T

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Lennart Haupt
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1 Eingebettete Systeme 4: Entwurf und est echnische Informatik

2 Entwurf, Verifikation, est Begriffe Entwurfsstrategien Verifikation est echnische Informatik Eingebettete Systeme F 2016, Kap. 4

3 Begriffe: Verifikation/est Verifikation est Beim Entwurf Prüfen, ob Entwurf Fehler enthält Auch Debuggen (Software) Nach Produktion oder während des Betriebs Prüft auf Abweichungen vom Entwurf Funktionaler est Parametrischer est echnische Informatik Eingebettete Systeme F 2016, Kap. 4

4 Verifikation und est Beim Entwurf zu verifizieren: Korrektes Design Robustheit gegen emperatur, Strahlung, Vibration, Feuchtigkeit, Nach Fertigung ist zu testen: Parametervariationen und Fehler bei Produktion Vor und während Betrieb ( online ) ist zu testen: Alterung/Defekt von Bauelementen! Verifikationslücken / estlücken echnische Informatik Eingebettete Systeme F 2016, Kap. 4

5 Verifikation (HW + SW) HW Entwicklung HW Verifikation HW Fabrikation HW est SW Entwicklung SW Debugging System Deployment Bug tracking On-line est echnische Informatik Eingebettete Systeme F 2016, Kap. 4

6 Entwurf, Verifikation, est Begriffe Entwurfsstrategien Verifikation est echnische Informatik Eingebettete Systeme F 2016, Kap. 4

7 Bottom-up Design Beginnt mit vorhandenen Schaltungen Zusammenbau ( Integration ) aus entworfenen oder vorhandenen (eil-)schaltungen bis System realisiert ist Anforderungen erfüllt? Nur, wenn techn. Risiken Integrieren zu Integrieren zu CPU Spezifikation Speicher ALU Steuerwerk echnische Informatik Eingebettete Systeme F 2016, Kap. 4

8 op-down Design Beginnt mit Anforderungen Design = Zerlegen in Einzelteile, bis System nur aus vorhandenen Einzelteilen besteht Gut, wenn Erfahrungen mit echnologie vorliegen Für Designs mit techn. Risiken ungünstig Zerlegen in Spezifikation Zerlegen in ALU CPU Steuerwerk Speicher echnische Informatik Eingebettete Systeme F 2016, Kap. 4

9 Meet-in-the middle, Jojo Wird das WIRKLICH so gemacht? Jojo Design: Erst top-down, dann bottom up verfeinern, nochmal topdown usw. Meet-in-the-middle: echnologisch anspruchsvolle eile bottom-up, Rest top-down echnische Informatik Eingebettete Systeme F 2016, Kap. 4

10 Entwicklungsplattformen Design entsteht aus vorhandenen Designs durch Weiterentwicklung / Verbesserung > > > -> Intel Core -> Wichtige Aspekte Wiederverwendung vorhandener Infrastruktur (Software!) Einsparen von Entwurfskosten Erhöhung der Stückzahl durch Prozessorfamilien (=Plattformen) mit gleichem Design aber unterschiedlichen Features (Bsp: Pentium/Celeron, XC187/XC184/ ) echnische Informatik Eingebettete Systeme F 2016, Kap. 4

11 Entwurfsautomatisierung Komplexität des Entwurfs wächst exponentiell! Aufwand: Milliarden von ransistoren nicht manuell zu überblicken Korrektheit muss gegeben sein Kosten für Maskensatz sehr hoch Entwurfsautomatisierung Rechnerprogramme entwerfen Rechner automatisch echnische Informatik Eingebettete Systeme F 2016, Kap. 4

12 Entwurf, Verifikation, est Begriffe Entwurfsstrategien Verifikation und Debuggen esten echnische Informatik Eingebettete Systeme F 2016, Kap. 4

13 Die Kosten einer Stunde Downtime Anwendung Kosten in USD Brokerage operations Credit Card authorization Ebay Amazon.com Package shipping services Home shopping channel Catalog sales center Airline reservation center Cellular service activation On-line network fees AM service fees echnische Informatik Eingebettete Systeme F 2016, Kap. 4

14 Verifikation (Software) Softwareentwicklung: Debugger Programm / Assembler schrittweise ausführen Breakpoints Problem: atsächliches iming nicht verifizierbar Emulatoren ermöglichen Beobachtung von Mikrocomputer während er tatsächlich arbeitet Emulator ersetzt Mikrocomputer und kann via PC in Echtzeit beobachtet, bedient, debuggt werden echnische Informatik Eingebettete Systeme F 2016, Kap. 4

15 In-Circuit Emulatoren (ICE) Beispiel eines ICE: Hitex AX6811 ICE für 8-Bit- Mikrocontroller von Motorola und S. Ausgaben von ICE: traces - Programmablauf Statistik, hot-spots ICE bei komplexen Prozessoren immer schwieriger zu bekommen echnische Informatik Eingebettete Systeme F 2016, Kap. 4

16 In-Circuit Emulatoren (ICE) Realisierung von ICE: 1. Bond-out von Chip debug-leitungen Perfekt aber teuer und nicht alle Zustände beobachtbar 2. FPGA Emulation Nicht für neueste Prozessorgeneration; FPGA Performance nicht hoch genug; sehr sehr teure Emulatoren Beobachtbarkeit aller Zustände (taktgenau) Alternativ und ergänzend: Software Emulation! Virtuelles Prototyping möglich, wenn komplettes System als Modell verfügbar ist! Beobachtbarkeit aller Signale (absolut genau) echnische Informatik Eingebettete Systeme F 2016, Kap. 4

17 Entwurf, Verifikation, est Begriffe Entwurfsstrategien Verifikation esten echnische Informatik Eingebettete Systeme F 2016, Kap. 4

Zusätzliche Unterstützung nötig! Problem: Für hohe Zuverlässigkeit weitgehend vollständiger est vor und während Betrieb erforderlich Speichergröße estzeit 64 kbyte 1.4 min 256 kbyte 23 min.

18 Zusätzliche Unterstützung nötig! Problem: Für hohe Zuverlässigkeit weitgehend vollständiger est vor und während Betrieb erforderlich Speichergröße estzeit 64 kbyte 1.4 min 256 kbyte 23 min. 1 MByte 6 Std. estzeiten bei einem Speicher mit einem 100 MHz ester und 2N 2 estvektoren erfordert (zu) viele esteingaben Unterstützung durch esthardware echnische Informatik Eingebettete Systeme F 2016, Kap. 4

19 Redundanz Vergleich von (unterschiedlichen!!!) Implementierungen Ermöglicht es, im laufenden Betrieb Fehler zu erkennen Device 1 Compare Device 2 echnische Informatik Eingebettete Systeme F 2016, Kap. 4

20 Gesicherte Codes Codierung oft nicht möglich oder erfordert viel mathematisches Wissen ransformation u.u. aufwändiger als Redundanz echnische Informatik Eingebettete Systeme F 2016, Kap. 4

21 Scan Path est von kombinatorischen Logik effizienter als est von Automaten / Schaltwerken Kombin. Logik Zugriff auf Eingänge und interne Zustände (=Register!) zum esten der kombinatorischen Logik erforderlich echnische Informatik Eingebettete Systeme F 2016, Kap. 4

22 Scan Path Scan in Kombinat. Logik Scan out Scan path element Verwendung von Scan Path: 1. Scan Mode einschalten und estmuster eintakten 2. Scan Mode ausschalten, einen oder mehrere aktschritte laufen lassen 3. Scan Mode wieder einschalten und die beobachtete Systemantwort seriell auslesen echnische Informatik Eingebettete Systeme F 2016, Kap. 4

23 Scan Path Element Scan in Data in MPX D-FF Scan Mode clk Aufwand: 3 Pins / Chip Spezielle D-Flip-Flops (10 ransistoren zusätzlich) Laufzeiten (1 Gatterlaufzeit zusätzlich) echnische Informatik Eingebettete Systeme F 2016, Kap. 4

24 Vorteile Scan Path Standardtechnik es gibt Software, die est/vergleichsmuster automatisch generiert Zusätzliche estlogik automatisch generiert und einfügt Geringer Zusatzaufwand Fast vollständige estabdeckung von kombinatorischer Logik mit wenigen ests möglich echnische Informatik Eingebettete Systeme F 2016, Kap. 4

25 BIS: Pattern-Generator und Auswertung BIS = Built-In Self est Pattern-Generator und Auswertung ( Response checker ) auf Chip integriert: Device under est Pattern generator est control Response checker echnische Informatik Eingebettete Systeme F 2016, Kap. 4

26 Boundary Scan / JAG Einblick in einen Mikrochip mit 256 Pins. Zum esten digitaler und analoger Bausteine Motivation: Prüfspitzen-Methode immer schwieriger JAG = Joined est Action Group echnische Informatik Eingebettete Systeme F 2016, Kap. 4

27 Boundary Scan / JAG Schlecht zugängliche estpunkte Hidden layers (bis zu 20) Pincount Packages wie BGA Anwendungsgebiete esten direkt nach der Bestückung, noch in der Produktionsphase esten während der Initialisierungsphase esten bei der Wartung, Online-esten Konfiguration von FPGAs, Programmieren und Debuggen von Mikrocontrollern echnische Informatik Eingebettete Systeme F 2016, Kap. 4

28 Boundary Scan / JAG Standard IEEE 1149 (JAG) MS: est Mode Select: Nutz/Scan-Daten Umschaltung DI, DO: est Data In, est Data Out CK: est Clock, ggf. est Reset (!) echnische Informatik Eingebettete Systeme F 2016, Kap. 4

29 JAG JAG-Komponente besteht aus folgenden eilen: est Access Port (AP) mit Steuerleitungen, auch: JAG-Port oder JAG-Schnittstelle AP-Controller = State-Machine, die estlogik steuert Zwei Schieberegistern: Instruction Register (IR) Data Register (DR). echnische Informatik Eingebettete Systeme F 2016, Kap. 4

30 Vorteile Einfache Verkettung, durch wenige Leitungen können zahlreiche Prozessoren auf einmal angesprochen werden. esten/debuggen in fertigem Produkt möglich Direktzugriff auf alle relevanten Register und I/O möglich Preiswerte Schnittstellen JAG PC erhältlich echnische Informatik Eingebettete Systeme F 2016, Kap. 4

31 Nachteile Höhere Stückpreise für Prozessoren wg. JAG Hardware Der Programmablauf muss unterbrochen werden um Debug- Informationen zu übertragen iming ungenau, evtl problematisch falls mitten in Kommunikation race-funktionalität wg. seriellem Auslesen von Programmzustand oft sehr eingeschränkt echnische Informatik Eingebettete Systeme F 2016, Kap. 4

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