K Speicherverwaltung K.2

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1 inordnung K Speicherverwaltung bene bene bene bene bene bene bene Problemorientierte Sprache ssemblersprache etriebssystem IS (Instruction Set rchitecture) Mikroarchitektur igitale Logik Physik K. K. Phänomen der Speicherverwaltung eispiel: Initialisierung von großen Matrizen (geschrieben in ) Variante : #define IM int main() { register long i, j; static long matrix[im][im]; for( i= ; i< IM; i++ ) for( j= ; j< IM; j++ ) matrix[i][j]= ; Phänomen der Speicherverwaltung () eispiel: Initialisierung von großen Matrizen (geschrieben in ) Variante : #define IM int main() { register long i, j; static long matrix[im][im]; for( j= ; j< IM; j++ ) for( i= ; i< IM; i++ ) matrix[i][j]= ; } exit(); } exit(); Schleifen sind vertauscht K. K.

2 Phänomen der Speicherverwaltung () Phänomen der Speicherverwaltung () Messergebnisse (P, Hz, ) Variante : User time=, sec; System time=, sec; esamtzeit=, sec Variante : User time= 9, sec; System time=, sec; esamtzeit=, sec Ursachen Variante geht sequentiell durch den Speicher Variante greift versetzt ständig auf den gesamten Speicherbereich zu eispiel: matrix[][] und die ersten fünf Zugriffe Variante Ursachen Logischer dressraum enutzte dressen sind nicht die physikalischen dressen bbildung wird durch Hardware auf Seitenbasis vorgenommen (Seitenadressierung) Variante hat weniger Lokalität, d.h. benötigt häufig wechselnde bbildungen Virtueller Speicher Möglicher dressraum ist größer als physikalischer Speicher uf Seitenbasis werden Teile des benötigten Speichers ein- und ausgelagert bei Variante muss viel mehr Speicher ein- und ausgelagert werden Variante K. K. Mehrprogrammbetrieb. Problemstellung Mehrere Prozesse benötigen Prozesse an verschiedenen Stellen im. Segmentierung Hardwareunterstützung: Umsetzung logischer in physikalische dressen Prozesse erhalten einen logischen dressraum logischer dressraum physikalischer dressraum ROM P P zwei Prozesse und deren odesegmente im Speicher x xffff x nicht ausreichend Speicherschutz zwischen etriebssystem und Prozessen sowie zwischen Prozessen untereinander xfffff x RM xfffff x as Segment des logischen dressraums kann an jeder beliebige Stelle im physikalischen dressraum liegen. K. K.8

3 . Segmentierung (). Segmentierung () Realisierung mit Übersetzungstabelle Hardware wird MMU (Memory Management Unit) genannt Segmenttabellenbasisregister a logische dresse Schutz vor Segmentübertretung Unterbrechung zeigt Speicherverletzung an Programme und etriebssystem voreinander geschützt Segmenttabelle Startadr. Länge ffe f fff... Unterbrechung ffe a physikalische dresse ja K.9 Prozessumschaltung durch ustausch der Segmentbasis jeder Prozess hat eigene Übersetzungstabelle (gehört zum Kontext) in- und uslagerung vereinfacht nach inlagerung an beliebige Stelle muss lediglich die Übersetzungstabelle angepasst werden emeinsame Segmente möglich odesegmente (efehlssegmente) atensegmente (Shared Memory) K.. Segmentierung () Zugriffsschutz einfach integrierbar z.. Rechte zum Lesen, Schreiben und usführen von efehlen, die von der MMU geprüft werden ragmentierung des Speichers durch häufiges in- und uslagern es entstehen kleine, nicht nutzbare Lücken Kompaktifizieren Segmente werden verschoben, um Lücken zu schließen; Segmenttabelle wird jeweils angepasst lange / Zeiten für in- und uslagerung nicht alle Teile eines Segments werden gleich häufig genutzt. Kompaktifizieren Verschieben von Segmenten rzeugen von weniger aber größeren Lücken Verringern des Verschnitts aufwendige Operation, abhängig von der röße der verschobenen Segmente usgangslage k verschoben k verschoben k k k k 8k k P k P k P k k k k k P P P k k k 8k k P k P P K. K.

4 Seitenadressierung (Paging). MMU mit Seiten-Kacheltabelle inteilung des logischen dressraums in gleichgroße Seiten, die an beliebigen Stellen im physikalischen dressraum liegen können Lösung des ragmentierungsproblem keine Kompaktifizierung mehr nötig Vereinfacht Speicherbelegung und in-, uslagerungen logischer dressraum Seiten (Pages) physikalischer dressraum ROM RM Kacheln (rames) Tabelle setzt Seiten in Kacheln um asisregister Seiten-Kacheltabelle Startadr. ffe fxxx... a ffef a logische dresse physikalische dresse K. K.. MMU mit Seiten-Kacheltabelle (). Segmentierung und Seitenadressierung Seitenadressierung erzeugt internen Verschnitt letzte Seite eventuell nicht vollständig genutzt Segmentregister logische dresse a Seitengröße kleine Seiten verringern internen Verschnitt, vergrößern aber die Seiten- Kacheltabelle (und umgekehrt) übliche rößen: ytes 89 ytes große Tabelle, die im Speicher gehalten werden muss viele implizite Speicherzugriffe nötig Segmenttabelle Zeiger Seitenzahl... f Seiten-Kacheltabelle Startadr. ffe fxxx nur ein Segment pro Kontext (in dieser Variante) Kombination mit Segmentierung Unterbrechung ja physikalische dresse... ffef a K. K.

5 . Segmentierung und Seitenadressierung (). in- und uslagerung von Seiten noch mehr implizite Speicherzugriffe große Tabellen im Speicher Mehrstufige Seitenadressierung mit in- und uslagerung s ist nicht nötig ein gesamtes Segment aus- bzw. einzulagern Seiten können einzeln ein- und ausgelagert werden Hardware-Unterstützung Seiten-Kacheltabelle Startadr. Präsenzbit ffe fxxx... X Ist das Präsenzbit gesetzt, bleibt alles wie bisher. Ist das Präsenzbit gelöscht, wird eine Unterbrechung ausgelöst (Page fault). ie Unterbrechungsbehandlung kann nun für das Laden der Seite vom Hintergrundspeicher sorgen und den Speicherzugriff danach wiederholen (benötigt HW Support in der PU). K. K.8. Translation Look-side uffer Schneller Registersatz wird konsultiert bevor auf die zugegriffen wird: asisregister logische a dresse. Translation Look-side uffer () Schneller Zugriff auf Seitenabbildung, falls Information im voll-assoziativen Speicher des TL keine impliziten Speicherzugriffe nötig Seiten-Kacheltabelle Startadr. ffe fxxx... Translation Look-side uffer (TL) ffe a f 8 ffe bfff f ffe f ffef a physikalische dresse ei Kontextwechseln muss TL gelöscht werden (lush) ei Zugriffen auf eine nicht im TL enthaltene Seite wird die entsprechende Zugriffsinformation in den TL eingetragen in alter intrag muss zur rsetzung ausgesucht werden TL röße Pentium: aten TL =, ode TL =, Seitengröße K Sparc V9: aten TL =, ode TL =, Seitengröße 8K rößere TLs bei den üblichen Taktraten zur Zeit nicht möglich K.9 K.

6 Virtueller Speicher. emand Paging ntkoppelung des Speicherbedarfs vom verfügbaren Prozesse benötigen nicht alle Speicherstellen gleich häufig bestimmte efehle werden selten oder gar nicht benutzt (z.. ehlerbehandlungen) bestimmte atenstrukturen werden nicht voll belegt Prozesse benötigen evtl. mehr Speicher als vorhanden Idee Vortäuschen eines großen s inblenden benötiger Speicherbereiche bfangen von Zugriffen auf nicht-eingeblendete ereiche ereitstellen der benötigen ereiche auf nforderung uslagern nicht-benötigter ereiche K. ereitstellen von Seiten auf nforderung virtueller dressraum 8 9 Kacheln im Präsenzbit Hintergrundspeicher K.. emand Paging (). emand Paging () Reaktion auf Seitenfehler virtueller dressraum 8 9 lade v in Unterbrechung Kacheln im Präsenzbit Hintergrundspeicher K. Reaktion auf Seitenfehler virtueller dressraum 8 9 lade v in Kacheln im Präsenzbit etriebssystem etriebssystem inlagern der Seite Hintergrundspeicher rmitteln der ausgelagerten Seite K.

7 . emand Paging (). emand Paging () Reaktion auf Seitenfehler virtueller dressraum 8 9 lade v in npassen der Kacheln im Präsenzbit Hintergrundspeicher K. Reaktion auf Seitenfehler virtueller dressraum 8 9 Wiederholen des Zugriffs lade v in Kacheln im Präsenzbit etriebssystem etriebssystem Hintergrundspeicher K.. emand Paging (). Seitenersetzung Performanz von emand paging Keine Seitenfehler effektive Zugriffszeit zw. und Nanosekunden Mit Seitenfehler p sei Wahrscheinlichkeit für Seitenfehler; p nahe Null nnahme: Zeit zum inlagern einer Seite vom Hintergrundspeicher gleich Millisekunden (8 ms Latenz, ms Positionierzeit, ms Übertragungszeit) nnahme: normale Zugriffszeit ns ffektive Zugriffszeit: ( p) + p = p Was tun, wenn keine freie Kachel vorhanden? ine Seite muss verdrängt werden, um Platz für neue Seite zu schaffen! uswahl von Seiten, die nicht geändert wurden (irty bit in der ) Verdrängung erfordert uslagerung, falls Seite geändert wurde Vorgang: Seitenfehler (Page fault): Unterbrechung uslagern einer Seite, falls keine freie Kachel verfügbar inlagern der benötigten Seite Wiederholung des Zugriffs Seitenfehler müssen so niedrig wie möglich gehalten werden bwandlung: emand zero für nicht initialisierte aten Problem Welche Seite soll ausgewählt werden? K. K.8

8 rsetzungsstrategien etrachtung von rsetzungsstrategien und deren Wirkung auf Referenzfolgen Referenzfolge olge von Seitennummern, die das Speicherzugriffsverhalten eines Prozesses abbildet rmittlung von Referenzfolgen z.. durch ufzeichnung der zugegriffenen dressen Reduktion der aufgezeichneten Sequenz auf Seitennummern Zusammenfassung von unmittelbar hintereinanderstehenden Zugriffen auf die gleiche Seite eispiel für eine Referenzfolge:,,,,,,,,,,,. irst-in, irst-out Älteste Seite wird ersetzt Notwendige Zustände: lter bzw. inlagerungszeitpunkt für jede Kachel blauf der rsetzungen (9 inlagerungen) Referenzfolge (lter pro Kachel) Kachel Kachel Kachel Kachel Kachel > Kachel > > K.9 K.. irst-in, irst-out () rößerer mit Kacheln ( inlagerungen) Referenzfolge (lter pro Kachel) IO nomalie (elady s nomalie, 99) Kachel Kachel Kachel Kachel Kachel Kachel > Kachel > > Kachel > > >. Optimale rsetzungsstrategie Vorwärtsabstand Zeitdauer bis zum nächsten Zugriff auf die entsprechende Seite Strategie (OPT oder MIN) ist optimal (bei fester Kachelmenge): minimale nzahl von inlagerungen/rsetzungen (hier ) rsetze immer die Seite mit dem größten Vorwärtsabstand! Referenzfolge (Vorwärtsabstand) Kachel Kachel Kachel Kachel > > > > > Kachel > > > > > Kachel > > > K. K.

9 . Optimale rsetzungsstrategie () Vergrößerung des s ( Kacheln): inlagerungen Referenzfolge (Vorwärtsabstand) Kachel Kachel Kachel Kachel Kachel > > > > > Kachel > > > > > Kachel > > > > > Kachel > > > >. Optimale rsetzungsstrategie () Implementierung von nahezu unmöglich Referenzfolge müsste vorher bekannt sein meist nur zum Vergleich von Strategien brauchbar Suche nach Strategien, die möglichst nahe an kommen z.. Least recently used (LRU) keine nomalie K. K.. Least Recently Used (LRU) Rückwärtsabstand Zeitdauer, seit dem letzten Zugriff auf die Seite LRU Strategie ( inlagerungen) rsetze die Seite mit dem größten Rückwärtsabstand! Referenzfolge (Rückwärtsabstand) Kachel Kachel Kachel Kachel Kachel > Kachel > >. Least Recently Used () Vergrößerung des s ( Kacheln): 8 inlagerungen Referenzfolge (Rückwärtsabstand) Kachel Kachel Kachel Kachel Kachel Kachel > Kachel > > Kachel > > > K. K.

10 . Least Recently Used () Keine nomalie llgemein gilt: s gibt eine Klasse von lgorithmen (Stack-lgorithmen), bei denen keine nomalie auftritt: ei Stack-lgorithmen ist bei n Kacheln zu jedem Zeitpunkt eine Untermenge der Seiten eingelagert, die bei n+ Kacheln zum gleichen Zeitpunkt eingelagert wären! LRU: s sind immer die letzten n benutzten Seiten eingelagert : s sind die n bereits benutzten Seiten eingelagert, die als nächstes zugegriffen werden. Least Recently Used () Hardwareunterstützung durch Zähler PU besitzt einen Zähler, der bei jedem Speicherzugriff erhöht wird (inkrementiert wird) bei jedem Zugriff wird der aktuelle Zählerwert in den jeweiligen Seitendeskriptor geschrieben uswahl der Seite mit dem kleinsten Zählerstand ufwendige Implementierung viele zusätzliche Speicherzugriffe Problem Implementierung von LRU nicht ohne Hardwareunterstützung möglich s muss jeder Speicherzugriff berücksichtigt werden K. K.8. Second hance (lock). Second hance () insatz von Referenzbits Referenzbit im Seitendeskriptor wird automatisch durch Hardware gesetzt, wenn die Seite zugegriffen wird einfacher zu implementieren weniger zusätzliche Speicherzugriffe moderne Prozessoren bzw. MMUs unterstützen Referenzbits (z.. Pentium: ccess bit) Ziel: nnäherung von LRU das Referenzbit wird beim ersten Zugriff zunächst auf gesetzt wird eine Opferseite gesucht, so werden die Kacheln reihum inspiziert ist das Referenzbit, so wird es auf gesetzt (zweite hance) ist das Referenzbit, so wird die Seite ersetzt K.9 Implementierung mit umlaufendem Zeiger (lock) Referenzbit I I H H Seite wird ersetzt an der Zeigerposition wird Referenzbit getestet falls Referenzbit eins, wird it gelöscht falls Referenzbit gleich Null, wurde ersetzbare Seite gefunden Zeiger wird weitergestellt; falls keine Seite gefunden: Wiederholung falls alle Referenzbits auf stehen, wird Second chance zu IO K.

11 . Second hance () blauf bei drei Kacheln (9 inlagerungen) (Referenzbits) Referenzfolge Kachel Kachel Kachel Kachel Kachel Kachel Umlaufzeiger. Second hance () Vergrößerung des s ( Kacheln): inlagerungen (Refernzbits) Referenzfolge Kachel Kachel Kachel Kachel Kachel Kachel Kachel Kachel Umlaufzeiger K. K.. Second hance () Second chance zeigt IO nomalie Wenn alle Referenzbits gleich, wird nach IO entschieden rweiterung Modifikationsbit kann zusätzlich berücksichtigt werden (irty bit) drei Klassen: (,), (,) und (,) mit (Referenzbit, Modifikationsbit) Suche nach der niedrigsten Klasse (insatz im MacOS). reiseitenpuffer Statt eine Seite zu ersetzen wird permanent eine Menge freier Seiten gehalten uslagerung geschieht im voraus ffizienter: rsetzungszeit besteht im Wesentlichen nur aus inlagerungszeit ehalten der Seitenzuordnung auch nach der uslagerung Wird die Seite doch noch benutzt bevor sie durch eine andere ersetzt wird, kann sie mit hoher ffizienz wiederverwendet werden. Seite wird aus reiseitepuffer ausgetragen und wieder dem entsprechenden Prozess zugeordnet. K. K.

12 Seitenadressierung und Mehrprogrammbetrieb Seitenadressierung und Mehrprogrammbetrieb Problem: Verteilung der Kacheln an mehrere Prozessen Lokale und globale rsetzungsstrategie egrenzungen Maximale Seitenmenge: begrenzt durch nzahl der Kacheln Minimale Seitenmenge: abhängig von der Prozessorarchitektur Mindestens die nzahl von Seiten nötig, die theoretisch bei einem Maschinenbefehl benötigt werden (z.. zwei Seiten für den efehl, vier Seiten für die adressierten aten) lokal: Prozess ersetzt nur immer seine eigenen Seiten statische Zuteilung von Seiten pro Prozess Seitenfehler-Verhalten liegt nur in der Verantwortung des Prozesses global: Prozess ersetzt auch Seiten anderer Prozesse dynamisches Verhalten der Prozesse berücksichtigbar bessere ffizienz, da ungenutzte Seiten von anderen Prozessen verwendet werden können K. K.. Lokale rsetzungsstrategien leiche Zuordnung nzahl der Prozesse bestimmt die Kachelmenge, die ein Prozess bekommt rößenabhängige Zuordnung röße des Programms fließt in die zugeteilte Kachelmenge ein. Seitenflattern (Thrashing) usgelagerte Seite wird gleich wieder angesprochen Prozess verbringt mehr Zeit mit dem Warten auf das eheben von Seitenfehler als mit der eigentlichen usführung Ursachen Prozess ist nahe am Seitenminimum zu viele Prozesse gleichzeitig im System schlechte rsetzungsstrategie Lokale rsetzungsstrategie behebt Thrashing zwischen Prozessen Zuteilung einer genügend großen Zahl von Kacheln behebt Thrashing innerhalb der Prozessseiten egrenzung der Prozessanzahl K. K.8

13 . eaktivieren von Prozessen. eaktivieren von Prozessen () inführung von Superzuständen S. blockiert Warten auf Seite Seitenfehler laufend deaktivieren bereit aktivieren bereit Sind zuviele Prozesse aktiv, werden welche deaktiviert Kacheln teilen sich auf weniger Prozesse auf Verbindung mit dem Scheduling nötig Verhindern von ushungerung rzielen kurzer Reaktionszeiten guter Kandidat: Prozess mit wenigen Seiten im geringe Latenz bei Wiedereinlagerung bzw. wenige Seitenfehler bei ktivierung und emand paging blockiert aktiver Prozess deaktivieren blockiert inaktiver Prozess inaktiver Prozess benötigt keine Kacheln; Prozess ist vollständig ausgelagert (swapped out) K.9 K. 8 Zusammenfassung reispeicherverwaltung Speicherrepräsentation, Zuteilungsverfahren Mehrprogrammbetrieb in- und uslagerung Segmentierung Seitenadressierung, Seitenadressierung und Segmentierung, TL gemeinsamer Speicher Virtueller Speicher emand paging Seitenersetzungsstrategien: IO,, LRU, nd chance (lock) rsetzungsstrategien zwischen Prozessen Seitenflattern, Super-Zustände K.