Logikfamilien. DST SS Logikfamilien. P. Fischer, TI, Uni Mannheim, Seite 1

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1 Logikfamilien P. Fischer, TI, Uni Mannheim, Seite 1

2 Unterschiede in Logikfamilien Technologische Möglichkeiten (Diode, Bipolartransistoren, reine NMOS, CMOS) Versorgungsspannung Flächenbedarf pro Gatter Geschwindigkeit vs. Leistungsaufnahme ('Power-Delay-Product') Single Ended (TTL, CMOS) vs. Differentielle Logik (ECL) Statische / Dynamische Logik Robustheit (Störabstand,..) 'Low noise', d.h. geringere Erzeugung von Störungen Wir betrachten hier: - NMOS / wired-or - Dynamische CMOS Logik - CMOS - CMOS Pass-Gate Logik - Differentielle CML - ECL - TTL P. Fischer, TI, Uni Mannheim, Seite 2

3 NMOS Logik P. Fischer, TI, Uni Mannheim, Seite 3

4 Last-Inverter Ein NMOS Transistor (wegen K n >K p!) steuert eine 'passive' Last an Der NMOS macht die fallende Flanke, die Last die steigende Flanke Vor/Nachteile: Statischer Stromverbrauch (bei Null am Ausgang) Ausgangs-Niveau der Null ist nicht ganz Masse, Schwelle ist niedrig Störabstand gering Asymmetrische Flanken + Kleine Eingangskapazität (nur NMOS) + Logikfunktionen einfach ( NMOS Logik, pseudo-nmos) + Wenige Transistoren (N+1) Applets: P. Fischer, TI, Uni Mannheim, Seite 4

5 Signalpegel des Inverters mit resistiver Last V out VDD Querstrom VDD/R Kennlinie des Lastwiderstands V TN VDD V in Ausgangskennlinie des NMOS für V in = VDD V in < VDD V in = V TN V out (V in =VDD) VDD Ausgangsspannung P. Fischer, TI, Uni Mannheim, Seite 5

6 Signalpegel verschiedener Lastinverter Querstrom Widerstand Ausgangskennlinie des NMOS für V in = VDD NMOS enh. PMOS, NMOS depl. Ausgangsspannung Ausgangspegel V OH ist (dynamisch) nicht VDD!) VDD P. Fischer, TI, Uni Mannheim, Seite 6

7 Berechnung V OL Berechnung der Low-Ausgangsspannung aus der Ausgangskennlinie von NMOS und Last I quer NMOS PMOS V OL VDD V out NMOS ist im linearen Bereich, PMOS in Sättigung Mit V T = V TN = V TP : I NMOS = k N [(V DD V T ) V OL ½ V OL 2 ] = ½ k P (V DD V T ) 2 = I PMOS V OL = (V DD -V T ) [1 1 k P /k N ] k p muß viel kleiner als k n sein!!! Das low-level hängt stark von V DD ab schlecht! P. Fischer, TI, Uni Mannheim, Seite 7

8 P-Last Logik ('pseudo NMOS') Die Logische Funktion wird durch ein NMOS Netzwerk erzeugt, eine P-Last zieht nach VDD - Das aktive NMOS Netzwerk ist wegen K N > K P vorteilhaft (Mobilität der Elektronen!) Der PMOS wirkt (fast) als Stromquelle - Besser ist es, die Gatespannung aus einem Referenzstrom zu erzeugen. Man benötigt dann eine Biasspannung - Bei V Gate = GND hängt der Strom stark von VDD ab schlecht, aber häufig benutzt (kein Bias benötigt) VDD GND / bias Out c Eingänge NMOS Pulldown Netz a b nand2 nor2!((a+b) c) P. Fischer, TI, Uni Mannheim, Seite 8

9 Pseudo-NMOS NAND4 Gatter VDD n + -Kontakt d out N-Wanne c out b a nand4 GND a b c d P. Fischer, TI, Uni Mannheim, Seite 9

10 Pseudo-NMOS Logik Vorteile Erfordert nur N+1 Transistoren (N NMOS, 1 PMOS) Topologie sehr einfach Eingangskapazität klein Gut geeignet z.b. für Decoder Nachteile Statischer Stromverbrauch, wenn Ausgang auf Null ist Abfall- und Anstiegszeiten u.u. stark asymmetrisch Kleiner unterer Störabstand: V IL ~ V TN, V OL > 0 Dimensionierung des PMOS ist kritisch ('ratioed logic'): - Er darf nicht zu groß sein, damit die NMOS den Ausgang noch gegen 'Null' (i.e. unter V IL ) ziehen können - Er darf nicht zu klein sein, weil t plh dann zu groß wird Anwendungen Open-Drain Ausgang. Mehrere Ausgänge können verbunden werden. Mit einer Last ergibt sich eine ODER-Verknüpfung 'Wired-OR' (eigentlich NOR oder NAND...) wired-or Die Last kann an eine andere Spannung angeschlossen werden als VDD: - Level-Shifter - Gunning Transceiver Logik (GTL) mit niedriger Abschlußspannung IC1 IC2 P. Fischer, TI, Uni Mannheim, Seite 10

11 Ausblick: Pseudo NMOS mit Adaptiver Last M1 wird aktiv eingeschaltet, wenn die Logik benötigt wird Im 'stand-by'- Modus sorgt ein schwacher M2 (kleines W/L) für statische High-Levels enable M1 M2 Out A B C nor4 P. Fischer, TI, Uni Mannheim, Seite 11

12 Dynamische Logik P. Fischer, TI, Uni Mannheim, Seite 12

13 Dynamische Logik mit 'Precharge' 2 Phasen: φ Q Precharge (f=0): Ausgang wird auf 1 vorgeladen Evaluation(f=1): Ausgang geht auf 0, falls pulldown aktiv. Nur EIN Übergang nach 0 ist möglich. I 1 I 2 I N NMOS Pulldown Netz φ Dieser MNOS unterbindet einen Querstrom während der Precharge-Phase Ähnlich: Komplementäre Schaltung mit PMOS pullup-netz. P. Fischer, TI, Uni Mannheim, Seite 13

14 Beispiel Dynamische Logik φ Q a b c φ Q =!(ab+c) P. Fischer, TI, Uni Mannheim, Seite 14

15 Layout eines dynamischen NAND3 Gatters VDD φ Q Größere Kapazität c out b a φ c b a phi Sehr kleine Kapazität GND P. Fischer, TI, Uni Mannheim, Seite 15

16 Dynamische Logik Vorteile: Nur N+2 Transistoren Sehr einfache Layouts Ratio-Less: Die Größe der Transistoren ist (relativ) unkritisch Kein statischer Stromverbrauch Schnelle Evaluation, da nur NMOS Kapazitäten Full swing Logik Nachteile: Kleiner unterer Störabstand (~V TN ) Benötigt Taktsignal Nicht kaskadierbar... P. Fischer, TI, Uni Mannheim, Seite 16

17 Ausblick: Das Problem der 'Charge redistribution' Die Ausgangsspannung kann unerwünscht einbrechen, wenn ein entladener parasitärer Kondensator (hier zwischen MN2 und MN3) mit dem Ausgang verbunden wird. Dies kann passieren, obwohl der Ausgang auf high bleiben sollte (Beispiel NAND, Eingang inlo ist 0) MP phi V out MN3 inhi V V inlo MN2 V MN1 V0 3V 0 P. Fischer, TI, Uni Mannheim, Seite 17

18 Problem: Kaskadieren von N-Typ Precharge Gates φ Q 1 φ Q 2 φ Eingang = 1! 1 Q 1 Q 1 = 1! φ φ Q Q 2 müßte jetzt wieder auf 1 springen (Eingang des Gatters = 0), das geht in der dynamischen Logik aber nicht! Direktes Kaskadieren von N-Typ precharge Gattern funktioniert NICHT, weil die Einsen in den vorderen Gattern (nach dem Precharge) die hinteren Gatter umschalten. Diese können dann nicht mehr den korrekten Wert annehmen, da pro precharge Phase nur EIN 1-0 Übergang möglich ist. Lösungen: Inverter einfügen, N- und P- Stufen abwechseln P. Fischer, TI, Uni Mannheim, Seite 18

19 CMOS P. Fischer, TI, Uni Mannheim, Seite 19

20 Der CMOS Inverter Im CMOS Inverter 'wird die Last abgeschaltet' Die Struktur ist symmetrisch (bis auf die unterschiedlichen K und V t von NMOS/PMOS) Der NMOS ist für den Signalabfall verantwortlich, der PMOS für den Anstieg Vorteile von CMOS Logik: + Kein statischer Stromverbrauch + '0' = Masse, '1' = VDD. Störabstand hoch + robust Schaltbild zur Simulation der nachfolgenden Seite: PARAMETERS: Voff = 1 MP I in V1 Vout V2 3V {Voff} MN I 3V 0 P. Fischer, TI, Uni Mannheim, Seite 20

21 CMOS Inverter Transferkennlinie Entstehung der Transferkennlinie: - Für jede Eingangsspannung werden die Ausgangskennlinien des NMOS und des PMOS gezeichnet. - Der Ausgang nimmt die Spannung am Schnittpunkt an (I D,N = I D,P ). Simulation mit VDD=3V, (W/L) N = (W/L) P = 0.8µm/0.25µm, V in = 0..3V in Schritten von 0.5V V in = 3.0V V in = 2.5V V in = 0.0V V in = 0.5V V in = 1.0V V in = 1.5V V in = 2.0V V in = 3.0V 2.5V V in = 2.0V V in = 1.5V V in = 1.0V V in = 0.0V 0.5V P. Fischer, TI, Uni Mannheim, Seite 21

22 CMOS Inverter Transferkennlinie Details in der Schaltregion: Eingang 1.0V...2.0V in Schritten von 0.2 V Schwelle ~ 1.3V 1.6V 1.4V 1.2V 1.8V 1.0V 2.0V P. Fischer, TI, Uni Mannheim, Seite 22

23 Test: Transfer Charakteristik (DC sweep) W N = 0.8µm W P = 0.8µm, Schwelle ~ 1.3V wie vorher W P = 1.6µm W P = 2.4µm P. Fischer, TI, Uni Mannheim, Seite 23

24 Bereiche in der Transferkennlinie NMOS off PMOS lin NMOS sat PMOS lin Vin=Vout NMOS sat PMOS sat NMOS lin PMOS sat NMOS lin PMOS off V IL V IH Schwellen etwa da, wo Steigungen = -1 sind. Beachte: Dies gilt für einen 'statischen' DC-Sweep. Beim dynamischen Schalten sind die Transistoren schneller im linearen Bereich, weil die Gatespannung dann VDD bzw. 0 ist. P. Fischer, TI, Uni Mannheim, Seite 24

25 Transientenanalyse Simulation eines Inverters (Modelle 'nmos_simple' und 'pmos_simple' mit V T je 1V) mit 100fF Last. V dsat = V GS V T = 3V 1V = 2V NMOS kommt etwa hier in den linearen Bereich. Die Entladung ist daher nicht mehr linear, sondern eher exponentiell (RC) P. Fischer, TI, Uni Mannheim, Seite 25

26 Berechnung der Schwelle Unter Vernachlässigung des Ausgangswiderstands kann man die Schwellenspannung V M abschätzen: Es muß gelten: I PMOS = I NMOS K N (W/L) N (V M -V TN ) 2 = K P (W/L) P (VDD-V M - V TP ) 2 V r(vdd V 1 + r ) + V mit r mit TP TN βp M = = β β = N K W L Für V TN = V TP wird die Forderung V M = VDD/2 durch r=1 erfüllt, d.h. K N (W/L) N = K P (W/L) P Da normalerweise K N = K P folgt für eine Schwelle auf halber Versorgung: (W/L) P = x (W/L) N In DSM hängt der Drainstrom nicht mehr quadratisch, sondern fast linear von der Gatespannung ab. Am Ergebnis ändert das nichts! Die Schwelle hängt recht unkritisch von k ab. Wichtigeres Kriterium für k sind Anstiegs- und Abfallzeiten. P. Fischer, TI, Uni Mannheim, Seite 26

27 Geschwindigkeit Hiermit ist meist Durchlaufzeit gemeint. Durchlaufzeit (t PLH, T PHL ) entsteht durch die endliche Anstiegszeit des Ausgangssignals. Wird durch eine Last die Anstiegszeit langsamer, so wird effektiv die Durchlaufzeit länger. Geschwindigkeit wird bestimmt durch: Die Kapazität, die umgeladen werden muß. Die wichtigsten sind - Drain-Gate Überlapp (Drain-Bulk und Drain-Gate sind klein, da MOS meist in Sättigung oder aus) - Drain-Dioden Sperrschichtkapazitäten - Leitungskapazitäten - Eingangskapazität der nächsten Stufe (Gate-Kapazitäten) Die Transistorparameter von K, der Schwelle und dem W/L der Transistoren Die Versorgungsspannung (Höhere Versorgung mehr Strom, aber auch höherer Hub) Die Anstiegszeit des Eingangssignals Faustregel: Wenn die Lastkapazitäten dominieren (Leitungen und C in der nächsten Stufen, also z.b. bei hohem Fan-Out) braucht man große Transistoren ('Treiber', 'buffer') Ist die Last klein, so genügen kleine Transistoren Merke: Minimale Gate Verzögerung für 0.25µm-0.35µm Technologien ist etwa ps P. Fischer, TI, Uni Mannheim, Seite 27

28 Geschwindigkeit Näherungsweise Berechnung: - Lastkapazität wird konstant angenommen (Real: Diodenkapazitäten sind spannungsabhängig) - Als Entladestrom wird der Sättigungsstrom genommen (Real: Strom nimmt ab, wenn MOS aus Sättigung kommt) - Quadratisches Modell wird angenommen (nicht mehr gültig in DSM. Transistoren liefern dort weniger Strom) - Ausgangswiderstand wird vernachlässigt (das ist hier ein kleiner Fehler) I = (K/2)(W/L) (VDD-V TN ) 2 Linearer Abfall: U / t = I / C L. U = VDD /2 V OUT t phl = C L x U / I = C L VDD K (W/L) (VDD-V TN ) 2 Für V TN << VDD, also VDD-V TN ~ VDD: t phl ~ C L K (W/L) VDD Und entsprechend für die Anstiegszeit (mit dem PMOS) t phl t Für gleiche Anstiegs- und Abfallzeiten muß k N = k P sein Die Erhöhung von K (via W bei minimalem L) erhöht auch die Diffusions- und Überlappkapazität. C/K wird dann konstant. Das setzt ein unteres Limit für die Verzögerung Erhöhung der Versorgungsspannung hilft, kostet aber viel Leistung (s.u.) P. Fischer, TI, Uni Mannheim, Seite 28

29 Transientensimulation PSPICE mit nmos25, pmos25. Externe Last von C L = 100fF ff Man erkennt den linearen Anstieg der Verzögerung mit der Lastkapazität P. Fischer, TI, Uni Mannheim, Seite 29

30 Leistungsverbrauch (1) Ist bei Hochleistungs-ICs eines der dominierenden Probleme Setzt sich aus mehreren Anteilen zusammen: 1. Dynamischer Anteil zum Auf- und Entladen von Last- und parasitären Kapazitäten Die Ladung auf der Lastkapazität C L ist Q = VDD x C L. Mittlerer Strom bei Frequenz f: I = f x Q. Die mittlere Leistung ist daher P = I x VDD = f x VDD 2 x C l Während des Ladens wird ½ x C x VDD 2 im PMOS dissipiert, beim Entladen der Rest im NMOS. Dieser Anteil hängt nicht von den Transistoreigenschaften ab. Lastkapazität reduzieren Versorgungsspannung reduzieren Betriebsfrequenz reduzieren Angabe im Datenblatt z.b. in µw / MHz Leistung [W] VDD = 3V VDD = 2V Frequenz [Hz] P. Fischer, TI, Uni Mannheim, Seite 30

31 Leistungsverbrauch (2) 2. Dynamischer Kurzschlußstrom zwischen VDD und Masse während des Schaltens Man findet (mit β = β N = β P und V T = V TN = V TP ) P = (β/12)(vdd-2v T ) 3 (τ/t) mit τ = Anstiegszeit, T = Periode Anstiegszeiten der Signale müssen kurz sein. (Selbst für Signale mit niedriger Frequenz!) 2. Leckströme der Drain- und Sourcedioden. Hängt von deren Größe ab. P = VDD x I leak 3. Leckstrom durch den Kanal (Subthreshold-Leakage, besonders bei niedrigen V T in DSM Prozessen) Der Leistungsverbrauch eines Chips kann auch durch das Schaltungsdesign reduziert werden: - Weniger, optimierte Logik - Anzahl der Flanken (Pegelwechsel) reduzieren (Gray Code Zähler statt Binärzähler etc.) - Unbenutzte Teile abschalten - Parallelisieren,... P. Fischer, TI, Uni Mannheim, Seite 31

32 Pass Gate Logik P. Fischer, TI, Uni Mannheim, Seite 32

33 Pass-Transistor Logik Ein- und Ausgänge werden durch Schalter verbunden. Diese implementieren die logische Funktion. Funktion ist nicht-inverierend. Beispiel: Multiplexer Sel A 0!Sel Q A 1 P. Fischer, TI, Uni Mannheim, Seite 33

34 Pass-Transistor Logik: Nur NMOS Schalter? Gleiches Problem wie bei CMOS: NMOS Transistoren machen 'gute' Nullen, aber 'schlechte' Einsen. Genauer: VDD VDD Der PMOS ist nicht ganz abgeschaltet VDD Spannung hier steigt nur auf VDD k x VTN (k durch Substrateffekt) Problem: Statischer Stromverbrauch, Verlust an Störabstand Daher: NMOS und PMOS parallel schalten P. Fischer, TI, Uni Mannheim, Seite 34

35 Pass Gate Logik Elementarer Block: Transmission Gate aus PMOS und NMOS. Symbol wie ein Absperrhahn. En En IO IO IO IO Beispiel Multiplexer!En Sel!En A 1!Sel Q A 0 Sel Nur 4 Transistoren! P. Fischer, TI, Uni Mannheim, Seite 35

36 MUX4 Sel0 A 3 Sel1 Sel1 Sel0 Q!Sel A 0 A 1 A A A 2 Sel0!Sel1 Q A 1!Sel0 A 0 Sel1 Sel0 12 Transistoren für 4 Bit! Achtung: Zu viele (>4) in Serie geschaltete Transmission Gates führen zu hohen RC-Verzögerungen! P. Fischer, TI, Uni Mannheim, Seite 36

37 Beispiel XOR Raffiniert! A B A B 10 B 01 A B A Nur 6 Transistoren Wenn!A vorhanden ist: nur 4 Transistoren! P. Fischer, TI, Uni Mannheim, Seite 37

38 Tristate Ausgänge Soll eine von mehreren vereilten Signalquellen ausgewählt werden, so ist es bei verteilten Quellen vorteilhaft den Ausgang abschalten zu können ('high impedance', 'tristate', 'Z') Mehrere Quellen können dann abwechselnd auf ein Netz treiben. Man muß sicherstellen, daß kein Treiberkonflikt entsteht! en3 en0 en2 en1 P. Fischer, TI, Uni Mannheim, Seite 38

39 Gated Inverter Man kann bei gleicher Funktion das Layout vereinfachen:!sel0!sel0!sel0 Sel0 Sel0 Sel0 Die Schalttransistoren ('Sel') kommen nach 'innen' (nahe Ausgang), damit im abgeschalteten Zustand die kapazitive Last minimal ist. P. Fischer, TI, Uni Mannheim, Seite 39

40 Tri-State Ausgang Die zwei in Serie geschalteten MOS des Gated Inverters kann man verhindern (Ausgangsstrom!), indem man Logik vorschaltet. Nicht-Invertierender Tri-State Buffer: en in out out in out en in en in en=0 en=1 Sehr wichtiger Ausgangs-Typ in Bus-Systemen! P. Fischer, TI, Uni Mannheim, Seite 40

41 Differentielle CMOS Logik P. Fischer, TI, Uni Mannheim, Seite 41

42 Differenzielle Logik Einige Logikfamilien erzeugen einen Ausgang Q und das Inverse!Q. Sie benötigen neben den Eingängen I 1,...,I N meist auch die Inversen!I 1,...,!I N Vorteile: Es werden viel weniger Logikfunktionen benötigt, da durch Vertauschen von Signalen die Negation erreicht wird. Für Fan-In = 2 werden nur 2 Gatter benötigt. Frage: Wieviele für Fan-In = 3? A A A!A Q!A Q!A Q B!Q B!Q B!Q!B!B!B A B A B A +!B =!A B Auch Funktionen mit Zustandsspeicherung sind sehr kompakt Anstiegs- und Abfallzeit sind gleich. Man kann mit kleinerem Signalhub arbeiten Nachteile: Es müssen doppelt so viele Signale verlegt werden Die Leistungsaufnahme bei 'full swing' Signalen wird verdoppelt Es werden mindestens 2N+2 Transistoren für ein Gatter mit einem FanIn von N benötigt P. Fischer, TI, Uni Mannheim, Seite 42

43 DCVS Logik DCVSL = differential (dual) cascode voltage switch logic Ein 'Latch' aus zwei PMOS Transistoren wird von zwei komplementären NMOS pulldown Netzen umgeschaltet Durch positives Feedback ist das Umschalten sehr schnell, auch wenn die Eingangssignale langsam sind out out Eingänge Eingänge Pulldown: F(i) Pulldown:!F(i) = F'(!i) (duales Netz) P. Fischer, TI, Uni Mannheim, Seite 43

44 DCVS AND out out a b a b Pulldown: F =!(ab) Pulldown:!F =!!ab =!(!a+!b) Dieses Gatter kann für jede Funktion von zwei Variablen verwendet werden, in der genau einer der vier möglichen Ausgangszustände ausgewählt wird. P. Fischer, TI, Uni Mannheim, Seite 44

45 DCVS XOR a b a b b b b b A B A B a a Dieses Gatter kann für jede Funktion von zwei Variablen verwendet werden, in der genau zwei der vier möglichen Ausgangszustände ausgewählt werden. P. Fischer, TI, Uni Mannheim, Seite 45

46 DCVS Beispiel mit 3 Eingängen a+(bc) a+(bc) b a a c b c F = a + (b c) F = a + (b c) = a (b c) = a (b + c) P. Fischer, TI, Uni Mannheim, Seite 46

47 DCVS Logik Vorteile: Statische Logik kein DC-Stromverbrauch Kleine Eingangskapazitäten Schnelles Umschalten durch positive Rückkopplung Volle CMOS Levels Weniger Gatter benötigt durch Verfügbarkeit der inversen Signale und durch komplexe Logikfunktionen Nachteile: Mehr Transistoren 'Ratioed Logik': PMOS darf nicht zu groß sein Hoher Querstrom beim Umschalten. NMOS-Netz treibt 'gegen' den PMOS bis er umschaltet Höherer Routing-Aufwand durch komplementäre Signale Höherer dynamischer Leistungsverbrauch (Nicht so klar: Doppelt so viele Signale, aber kleinere Eingangskapazitäten) Ausblick: Es gibt auch differentielle CMOS Logikfamilien, die einen kleinen Signalhub haben Viele Vorteile, aber schwierigeres Design Sehr ähnlich wie ECL, aber mit MOS Transistoren SPICE Simulation P. Fischer, TI, Uni Mannheim, Seite 47

48 ECL P. Fischer, TI, Uni Mannheim, Seite 48

49 Zentrales Element von ECL: das differentielle Paar Strom im bipolaren Transistor I C ~ I S exp(u BE /U TH ). Rechung s. Tafel. Ergebnis: I I C x e U 1 = = α mit x = V = V ± U 1 + e U ln x IL,IH ref Th 1 EE Th α α Mit α = 0.01 ergibt das nur 115 mv (unabhängig von I EE!) Kleiner Signalhub & die bipolaren Transistoren kommen nie in Sättigung schnell. SPICE Simulation: V2 Q1 Q2 5V I Q2N2222 Q2N2222 I 0Vdc V1 1m I1 I EE =1mA 99% bei 115mV 0 P. Fischer, TI, Uni Mannheim, Seite 49

50 ECL ECL = 'Emitter Coupled Logik' - sehr schnelle Logik mit bipolaren Transistoren Ein differentielles Paar lenkt I EE in einen der beiden Lastwiderstände. Meist sind Ausgang und Komplement verfügbar. Signalhub: U = I EE x R C «V CC : 'low swing' (bei ECL: ca. 800mV) Lastwiderstände V CC V CC V CC R C V out1 V in Differenzielles Paar V Ref V out Last des E-Folgers V TRM I EE V EE Stromquelle Emitter-Folger zum Treiben der Leitungen und der nächsten Stufen P. Fischer, TI, Uni Mannheim, Seite 50

51 OR/NOR Gate mit mehr Details V CC2 V CC2 0 V 0 V A B ~-1.3 V NOR OR ~-0.85 V ~-1.75 V V EE V TERM -5.2 V ~ -2 V Differentieller Verstärker Referenz Emitterfolger P. Fischer, TI, Uni Mannheim, Seite 51

52 ECL: Differenzverstärker und Emitterfolger V CC2 Spannungen V' hier: - V CC2 - V CC2 -R C I EE V CC2 A B Spannungen hier: - V' - V BE V ref muß zwischen V hi und V lo liegen NOR OR V EE 'Schlechte' Stromquelle wird mit Widerstand (780Ω) implementiert V TERM (Großer) 'Pulldown'- Widerstand (~50kΩ) zieht offene Eingänge auf 'low' Pulldown Widerstände z.b. 50Ω oder 100Ω zur Anpassung an die Leitungsimpedanz V TERM meist > V EE zur Reduktion des Leistungsverbrauchs P. Fischer, TI, Uni Mannheim, Seite 52

53 Erzeugung der Referenzspannung V CC2 GND 907Ω V REF ~ X - V BE Spannung X durch resistiven Teiler + Dioden festgelegt V REF Dioden zur Temperaturkompensation 4.98kΩ V EE -5.2V P. Fischer, TI, Uni Mannheim, Seite 53

54 Wired-OR in ECL Mehrere Ausgänge können direkt verbunden werden. Sie bekommen nur einen Pulldown-Widerstand. Diese 'Wired-OR' kostet keinerlei Resourcen und spart Leistung Gatter1 Gatter2 V CC2 V CC2 A+B A+B+C+D C+D V TERM P. Fischer, TI, Uni Mannheim, Seite 54

55 ECL Gatter 1967 Bipolar-Transistoren (und damit ECL) gab es lange vor CMOS! v cc R C1 R C2 A B E v 1 v 2 v bb v 02 v 3 v 01 C B GROUND R R E R E C E B C n + n + n - p - p + n + P. Fischer, TI, Uni Mannheim, Seite 55

56 Zusammenfassung ECL Vorteile: Statische Logik Sehr schnell (hohe Ströme, kleiner Hub, hohes g m der Bipolar-Transistoren), t p ~ 50ps DC-Stromverbrauch (Konstantstrom!, keine 'Spikes' in der Versorgung) Kurzschließen von Ausgängen ergibt eine ODER-Funktion ('Wired OR') Nachteile: Hoher Stromverbrauch pro Gatter (100µA.. 1mA!) V REF muß innerhalb des Signalhubs liegen. Absolutes Matching zwischen Chips nötig! Daher Signalhub in single ended ECL = 800mV» 115mV NAND Gatter unvorteilhaft wegen gestapelter Transistoren, die in Sättigung geraten können Benötigt separates VTT (kann durch äquivalenten Spannungsteiler zwischen V CC und V EE ersetzt werden) Inzwischen von DSM CMOS 'eingeholt' Verbesserung Differentielles ECL: Anstelle V REF wird ein zweiter Eingang benutzt. Man hat dann alle Vor/Nachteile von komplementärer Logik Differentieller Eingang hat relativ gute 'Common mode rejection' (Ausgang bleibt unverändert, wenn sich DC-Niveau beider Eingänge gleichzeitig ändert) PECL, LVPECL: Zur besseren Integration in CMOS inzwischen auch ('Positive ECL') mit VEE=GND, VCC=5V/3V P. Fischer, TI, Uni Mannheim, Seite 56

57 CMOS CML P. Fischer, TI, Uni Mannheim, Seite 58

58 CML CML = 'Current Mode Logik' Gleiches Konzept wie Differential ECL aber ohne Emitter-Folger Kann auch in CMOS implementiert werden Der Strom wird im Schalterbaum nach links oder rechts gelenkt Durch das Fehlen des Buffers können große Lastkapazitäten schlecht getrieben werden. Problem ist der Last-'Widerstand': - Ausgangslevels müssen zum Eingang passen - Levels sollten nicht stark vom Strom Abhängen VDD VDD Schalterbaum ist wie bei DCVS Umschaltspannungen sind (in starker Inversion) höher als bei ECL, in schwacher Inversion vergleichbar. Lasten Q!Q Schalterbaum Einer der Vorteile: Konstantstromoperation - keine Spikes auf Versorgung P. Fischer, TI, Uni Mannheim, Seite 59

59 CML XOR a b a b b b b b a a P. Fischer, TI, Uni Mannheim, Seite 60

60 CML LATCH Q!Q Q!Q!A A A Q!A!Q Inverter / Buffer Rückkopplung (wie bei CMOS) A Q!A!Q Latch (Speicherzelle) P. Fischer, TI, Uni Mannheim, Seite 61

61 TTL P. Fischer, TI, Uni Mannheim, Seite 62

62 Vorläufer: Diode-Transistor-Logik (DTL) Verwendung in früher (diskret aufgebauter) Logik Beispiel NAND2-Gate: V CC Knoten wird auf '0.7V' gezogen, sobald mindestens einer der Eingänge 0V ist. Sonst ist er auf V CC -Potential Q Ausgang ist V CC oder (fast) Masse A B Transistor ist 'OFF' oder 'ON' Knoten ist (idealisiert) 0V oder '0.7V' (wegen B-E-Diode) GND v cc Strom des High-Levels wird durch Pullup-Widerstand limitiert Low-Level ist nicht ganz GND (wie bei P-Last Logik) + Ausgänge können verbunden werden und bilden so ein 'Wired-AND' NOR Gate wird durch wired-and gebildet:!(a+b) =!A!B B Q NOR2 A P. Fischer, TI, Uni Mannheim, Seite 63

63 Frühe Transistor-Transistor-Logik (TTL) Eingangsstufe von DTL wird durch Transistoren ersetzt Beispiel NAND2-Gate: V CC Knoten ist (idealisiert) 0V (A oder B = GND) oder '0.7V' (BE-Diode von M3) Q A B M3 C E E n + n + n - p - n + B p + A B GND Die Ansteuerung des Transistor-Gates ist verbessert Die Low-Level am Eingang müssen sehr niedrig sein (V IL = 0.8V bei V CC = 5V)! Strom des High-Levels immer noch durch Pullup-Widerstand limitiert. I L» I H Ausgänge können verbunden werden und bilden so ein 'Wired-AND' P. Fischer, TI, Uni Mannheim, Seite 64

64 TTL mit Totem-Pole Ausgang Ausgangsstufe wird durch zwei Transistoren ersetzt, die nach V CC oder Masse ziehen. Beispiel NAND2: V CC 4kΩ 1.6kΩ 130Ω V CC / 0.8V M3 Diode verhindert Stromfluß in M3 for Q=GND A B 0V / 1.6V GND / 0.8V Q V CC -ε / 0V 1kΩ GND High-Level wird mit Transistor erzeugt, der abgeschaltet werden kann. Daher niedrigerer Stromverbrauch Kein 'Wired-AND' am Ausgang mehr möglich NOR Gates etwas komplizierter Verbesserungen: Schottky-Diode verhindern Sättigung der Transistoren 74Sxx oder 74LSxx (low power) NOR2 P. Fischer, TI, Uni Mannheim, Seite 65

65 SPICE Simulation TTL Inverter 4k 1.6k 130 c Q4 I in Q1 a Q2 V out V(b) = V(c) 0Vdc VIN V b V Q3 V V2 1k 5V 0 SPICE Simulation P. Fischer, TI, Uni Mannheim, Seite 66

66 TTL Familien Es gibt mehrerer verschiedene TTL Logikfamilien, die sich in der Geschwindigkeit, Leistungsaufnahme und der Treiberfähigkeit (Fan-Out) unterscheiden. Grundidee bei den 'S' Familien ist der Einsatz von schnellen Schottky-Dioden (Metall-Si-Diode mit 'Schwelle' von wenigen 100 mv), um die Sättigung der Bipolartransistoren (Kollektor wird wesentlich negativer als Basis, so daß die Basis-Kollektor Diode leitet) zu vermeiden: Familien: - 74Sxx Schottky - 74LSxx Low Power Schottky - 74ASxx Advanced Schottky - 74ALSxx Advanced Low Power Schottky - 74Fxx Fast -... ¼ 7400 Dioden kappen negative ¼ 74S00 ¼ 74LS00 EIngangssignale P. Fischer, TI, Uni Mannheim, Seite 67

67 BiCMOS Logik Durch die gleichzeitige Benutzung von Bipolar- und CMOS Transistoren auf einem Chip hat man mehr Möglichkeiten. Meist werden die bipolaren Transistoren in Treiberstufen eingesetzt, um effizient hohe Kapazitäten umzuladen In den meisten Technologien sind bipolare Transistoren jedoch nicht verfügbar... P. Fischer, TI, Uni Mannheim, Seite 68

68 Vergleich einiger Logikfamilien CPL = 'Complementary Pass Transistor Logik': Differentielle Pass-Transistor Logik mit NMOS Transistoren mit (technologisch) reduzierter Schwelle. Vorteile der Dynamischen Logik werden durch Zeitbedarf für Precharge relativiert P. Fischer, TI, Uni Mannheim, Seite 69

69 Zusammenfassung Bipolare Logiken (TTL, ECL) auf dem Rückzug Mit NMOS und PMOS mehrere Möglichkeiten: - CMOS - P-LAST-Logik - Pass-Gate-Logik - Dynamische Precharge Logik - Differentielle Logiken - andere... Absoluter Mainstream ( 95%) ist CMOS Andere Typen in Nischen (Decoder, Sensorik, 'handoptimierte' Blöcke wie Addierer oder Multiplizierer...) Als diskrete ICs entstehen immer neue Familien mit feinen Unterschieden: - Versorgungsspannung - Treiberfähigkeit - Dynamischer Stromverbrauch vs. Geschwindigkeit - Signalpegel - Kompatibilität mit anderen Familien (z.b. mit TTL: Schwelle muß niedriger liegen) P. Fischer, TI, Uni Mannheim, Seite 70

70 GTL Ausgangspegel Sender hat NMOS Open-Drain Ausgang Externe Terminierung zu einer (niedrigen) Spannung VTT definiert High-Pegel Niedrige Signalpegel reduzieren Elektromagnetische Emissionen (EMI) und Verlustleistung Sender begrenzen z.t. die Anstiegszeit der Signale (zu schnelle Signale stören die Umgebung, EMI) Kann als Pegelwandler ('Level-Shifter') benutzt werden: i.a. VTT VDD Empfänger vergleicht Signal mit einer Schwelle, die aus VTT erzeugt wird. Sie liegt >VTT/2, da low-pegel nicht ganz Null sind. Bus durch Wired-AND Störabstand recht klein VTT = 1.2V für GTL, VTT = 1.5V für GTLP (etwas höherer Störabstand) Sender VTT VTT Empfänger 1.2V VTT R 0.85V 0.80V 0.85V V IH V ref V IL Vref 0.4V V OL 2R Differentieller Empfänger GND Pegel für VTT=1.2V P. Fischer, TI, Uni Mannheim, Seite 71

71 Single ended: TTL CMOS ECL GTL Signalpegel Niedrige Low-Levels, Asymmetrische Treiberfähigkeit. Signale daher meist active low. Unbenutzte Eingänge mit Pullup auf VCC legen. Rail-to-rail Ausgänge, Schwelle auf halber Versorgung. Symmetrische Ausgänge. Davon abweichend: Spezielle Familien mit Kompatibilität zu CMOS Negative Spannungen von ~-0.85V und ~-1.75V. Auch PECL Open Drain Ausgang mit niedriger Terminierungsspannung. Kleiner Swing, High-Speed. Niedriger Störabstand Differentiell: ECL negative Pegel. Auch PECL (5V) oder LVPECL (3.3V) Bis 10 Gbps! LVDS CML 1990 von National Semiconductor eingeführt. Treiber: +1.25V±175mV (d.h. 350mV Hub) Empfänger: Differenzverstärker mit Hysterese von 100mV. Hoher Common-Mode-Bereich Abschluß meist differentiell mit 100 oder 110Ω. Viele andere Varianten. 'Low Power'. Bis 2.5Gbps! Nicht gut standardisiert. Meist Point-to-Point. Entsteht aus CML Logik, wenn Last in den Empfänger-IC verlagert wird. Low Swing. Sehr schnell. Externe Signalleitungen können auf konstanten Potential gehalten werden. P. Fischer, TI, Uni Mannheim, Seite 72

72 Ausblick: LVDS Treiber Zur Erzeugung eines LVDS Signals kann man einen Strom I 0 in unterschiedliche Richtungen durch einen Lastwiderstand R TRM schicken: I 0 in in R TRM U high =U lo +I 0 R TRM in in R 0 U low =I 0 R 0 in=1 in=0 P. Fischer, TI, Uni Mannheim, Seite 73

73 Signalpegel Quelle: Texas Instruments P. Fischer, TI, Uni Mannheim, Seite 74

74 Entwicklung Logikfamilien Quelle: Texas Instruments P. Fischer, TI, Uni Mannheim, Seite 75

75 Vergleich Geschwindigkeit / Treiberfähigkeit P. Fischer, TI, Uni Mannheim, Seite 76

76 Ein paar Logik-Familien P. Fischer, TI, Uni Mannheim, Seite 77

77 'Glue Logik' CSP: mm 2-0.5mm dick - bump = 170µm - auch bleifrei P. Fischer, TI, Uni Mannheim, Seite 78