Digitalrechner Festverdrahtete Mikroprogrammsteuerung

Transkript

1 Dgtalrechner Festverdrahtete Mkroprogrammsteuerung Versuch 3 Aufgabenstellung zum Versuch Unverstät Hannover Insttut für Informatk Verson 1.0 Dpl.-Math. Chrstof Graß-de-Iuls Insttut für Systems Engneerng Fachgebet Echtzetsysteme Verson 2.1 Dpl.-Ing. Nls Hagge

2 Aufgabe A (Intalserung, Dekoderung, Start-/Stopp) (1) Realseren Se de Intalserung des Basscomputers SEGRAS-1 so, dass der m entsprechenden Abschntt der Beschrebung des Basscomputers SEGRAS-1 behandelte Anfangszustand hergestellt wrd, sobald S gelöscht wrd. Hnwes: Benutzen Se herfür de taktunabhänggen Clear- bzw. Preset-Engänge von F, R, SC, FGI, FGO und IEN. (2) Realseren Se de Dekoderung von F, R und SC (lefert de Sgnale c t ), OPR (lefert de Sgnale q ) und MBR (zur Erzeugung der Sgnale b ) F, R, SC Sgnal F R SC1 SC c t c t c t c t c t c 1t c 1t c 1t c 2t c 2t c 2t c 2t c 3t c 3t c 3t c 3t3 OPR Sgnal q q q q q q q q 7 MBR Sgnal b b b b b b b b b b b b b b b b 15 Stellen Se scher, dass de zu verwendenden 4 16-Dekoderer (IC 74154) bzw Dekoderer (74LS138) nur dann dekoderen, wenn der Rechner läuft, d.h., wenn S gesetzt st. Hnwese: Letzteres kann durch entsprechende Beschaltung der Enable-Engänge der Dekoderer errecht werden. Beachten Se, dass de Bts enes Regsters mt dem höchstwertgen begnnend nummerert werden! Beachten Se, dass de Dekoderer ncht de Sgnale c t, q, b lefern sondern de nverterten Sgnale c t, q, b. Insttut für Systems Engneerng / RTS 2 Dpl.-Ing. Nls Hagge

3 (3) Realseren Se de Start-/Stoppvorrchtung für den Basscomputer SEGRAS-1 so, dass de n der Beschrebung behandelte Funktonswese schergestellt st. Integreren Se de Realserung der Execute-Phase des Befehls HLT n dese Start- /Stoppvorrchtung! Für den Schaltungsaufbau stehen Ihnen de m Anhang aufgeführten IC-Typen zur Verfügung. Insttut für Systems Engneerng / RTS 3 Dpl.-Ing. Nls Hagge

4 Aufgabe B (Phasenumschaltung Realseren Se den Tel des Mkroprogrammsteuerwerks für den Basscomputer SEGRAS-1, der das Umschalten von ener Phase zur nächsten lestet, d.h., realseren Se de Steuersgnale J(F), K(F), J(R) und K(R) so, dass de n der Beschrebung behandelte Funktonswese schergestellt st! Hnwese: (1) Leten Se aus dem Flussdagramm für das Mkroprogrammsteuerwerk des Basscomputers SEGRAS-1 alle Mkrooperatonen für de Phasenumschaltung n symbolscher Notaton ab, z.b. c 0t3 q7 I : F 1 (2) Fassen Se alle Mkrooperatonen zusammen, be denen F bzw. R lnks von auftrtt und ermtteln Se mt Hlfe der Übergangstafel für JK-Flp-Flops (Tabelle 1) Schaltfunktonen für de Steuersgnale J(F), K(F), J(R) und K(R)! Q t t+ 1 Q J K X X 1 0 X X 0 Tabelle 1: Übergangstafel für JK-Flp-Flops (3) Verenfachen Se de Schaltfunktonen unter Ausnutzung von don t-care-bedngungen und unter Berückschtgung der von den Dekoderern geleferten Sgnale. Für den Aufbau stehen Ihnen de m Anhang aufgeführten IC-Typen zur Verfügung. (4) Erstellen Se überschtlche Schaltblder (5) Bauen Se de Schaltung auf! (6) Überprüfen Se de aufgebaute Schaltung! Aufgabe C (Fetch-, Indrect- und Interrupt-Phase) Realseren Se de Fetch-, Indrect- und Interrupt-Phase des Mkroprogrammsteuerwerks für den Basscomputer SEGRAS-1 so, dass de n der Beschrebung behandelte Funktonswese schergestellt st. Hnwese: (1) sehe Aufgabe B (2) Zum Testen der aufgebauten Schaltung muss mt Hlfe der Load-Address- und Depost-Taster en Programm n das RAM engegeben werden. Insttut für Systems Engneerng / RTS 4 Dpl.-Ing. Nls Hagge

5 Aufgabe D (Execute-Phase) Realseren Se für folgende Befehle de Execute-Phase des Mkroprogrammsteuerwerks für den Basscomputer SEGRAS-1 so, dass de m entsprechenden Abschntt der Beschrebung genannte Wrkung des Befehls erzelt wrd! Für den Schaltungsaufbau stehen Ihnen we gewohnt de m Anhang aufgeführten IC-Typen zur Verfügung. Zum Testen der aufgebauten Schaltung muss mt Hlfer der Load-Address- und Depost- Taster am berets ntegrerten Tel der Mkroprogrammsteuerung en Programm ns RAM engegeben werden. (1) Addtonsbefehl ADD (2) Ladebefehl LDA (3) Verzwegungsbefehl BSA (4) Bedngter Inkrementerungsbefehl ISZ Insttut für Systems Engneerng / RTS 5 Dpl.-Ing. Nls Hagge

6 Anhang A1 Überscht IC-Baustene 7400 Ver NAND-Gatter mt zwe 7402 Ver NOR-Gatter mt zwe 7404 Sechs Inverter 7408 Ver UND-Gatter mt zwe Insttut für Systems Engneerng / RTS 6 Dpl.-Ing. Nls Hagge

7 7410 Dre NAND-Gatter mt dre 7411 Dre UND-Gatter mt dre 7420 Zwe NAND-Gatter mt ver 7421 Zwe UND-Gatter mt ver 7427 Dre NOR-Gatter mt dre Insttut für Systems Engneerng / RTS 7 Dpl.-Ing. Nls Hagge

8 7430 En NAND-Gatter mt acht 7432 Ver ODER-Gatter mt zwe 7474 Zwe D-Flp-Flops mt Vorgabe und Löschen 7476 Zwe JK-Flp-Flops mt Vorenstellung und Löschen Insttut für Systems Engneerng / RTS 8 Dpl.-Ing. Nls Hagge

9 7486 Ver EXKLUSIV-ODER- Gatter mt zwe Bt-Bnärzähler mt synchronem Reset 74194A 4-Bt-Scheberegster mt parallelem Laden Bt-Adderer Insttut für Systems Engneerng / RTS 9 Dpl.-Ing. Nls Hagge

10 74138 En 3 8-Dekoderer mt nverterten Ausgängen Entsprechend der bnär gewchteten Engänge A0- A2 wrd en Ausgang Q0 Q7 auf Low gezogen En 4 16-Dekoderer mt nverterten Ausgängen Entsprechend der bnär gewchteten Engänge A-D wrd en Ausgang 0-15 auf Low gezogen Insttut für Systems Engneerng / RTS 10 Dpl.-Ing. Nls Hagge