DYNAMISCHE ARCHITEKTURADAPTION VON HARDWARE-AGENTENSYSTEMEN
|
|
- Bernd Weiss
- vor 5 Jahren
- Abrufe
Transkript
1 Institut für Technische Informatik Fakultät Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur DYNAMISCHE ARCHITEKTURADAPTION VON HARDWARE-AGENTENSYSTEMEN Diplomverteidigung Marcel Naggatz Dresden, 4. Juni 2008
2 Inhalt Einleitung Systemkonzept für HW-Agentensysteme Implementation Zusammenfassung TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 2 von 24
3 Einleitung Systemkonzept für HW-Agentensysteme Implementation Zusammenfassung TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 3 von 24
4 Aufgabenstellung Ausgehend von einer gegebenen statischen HW-Agentenarchitektur war diese so zu ergänzen, dass eine Laufzeitanpassung von HW-Agenten auf FPGAs möglich ist. Zur Lösung der Aufgabe wurden folgende Schwerpunkte bearbeitet: 1. Einarbeitung in die Aufgabenstellung und Literaturstudium zu Möglichkeiten der adaptiven Anpassung von Agentensystemen. 2. Konzeption einer adaptiven HW-Agentenarchitektur und Zusammenstellung notwendiger SW-Werkzeuge und Entwurfsabläufe. 3. Entwurf einer adaptiven HW-Agentenarchitektur und Entwicklung zugehöriger Systemschnittstellen. 4. Erstellung von Anwendungsszenarien zur Validation des entwickelten Architekturansatzes und deren Test. 5. Untersuchungen zu Anwendungsszenarien und Darstellung der Ergebnisse. Dokumentation der Implementierungen. TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 4 von 24
5 Agentensystem Definition An agent is a computer system that is situated in some environment, and that is capable of autonomous action in this environment in order to meet its design objectives.[1] Sensoren Effektoren Agent Umgebung Wahrnehmung Interface Aktionen Ein Agent muss vier Haupteigenschaften erfüllen: Autonomie Reaktivität Interaktivität Proaktivität TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 5 von 24
6 Hardware-Agentensysteme Agentensysteme sind durch die SW-Technologie bekannt und werden zur Umsetzung von Netzwerk- und Web-Services im Bereich von E-Commerce, Informations-Suche/Filter, Multi-Agent Simulation genutzt. Die Agenten-Eigenschaften sowie KI und Self-X Eigenschaften (Organic Computing) unterscheiden Agentensysteme von herkömmlichen Systemen. Anforderungen für die Implementation zukünftiger informationsverarbeitender Systeme sind Flexibilität, Anpassungsfähigkeit und Ausfallsicherheit. Ziele: Bereitstellung einer adaptiven HW-Architektur für HW-Agentensysteme in eingebetteten Systemplattformen, ausgestattet mit Eigenschaften der Agenten und zusätzlichen Möglichkeiten zur dynamischen Anpassung. TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 6 von 24
7 Anwendungen für Hardware-Agentensysteme Mobile Roboter Automobilindustrie HW-Agent Gebäudeautomatisierung Netzwerke Produktionsanlagen TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 7 von 24
8 Einleitung Systemkonzept für HW-Agentensysteme Implementation Zusammenfassung TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 8 von 24
9 Systemadaption Zugriff auf wiederverwendbare Systemkomponenten durch Agenten-Managementsystem (amsys) [2]. Zusammenstellung der initialen Konfiguration des HW-Agentensystems. Konfiguration der initialen HW-Agentenplattform. Konfiguration der initialen SW der partiellen Module. Start HW-Agent. Anpassung der HW-Agentenplattform (HW: statisch/partiell; SW) an neue Anforderungen. build new Agent Model Builder (Xilinx DF) load HW load SW Reuse DB Configure HW Agent Download HW Agent (static/partial) Configure Agent SW HW Agent work no yes new HW Agent? requirements TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 9 von 24
10 Plattformunabhängige Implementation physical levels functional layers interface level processing level functional level configurable communication interaface board application operating static modules communication PR-Region 1 PRR layer PR-Region 2 PRR layer... PR-Region N board layer application layer operating layer - static - PRR layer operating layer - dynamic - board interface application interface operating interface PRR interface TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 10 von 24
11 Dynamisch adaptive HW-Architektur IO-Pins FPGA static area partial reconfigurable modules PRM 1 PRM 2 control unit PRM 3... external configuration interface PRM N TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 11 von 24
12 Einleitung Systemkonzept für HW-Agentensysteme Implementation Zusammenfassung TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 12 von 24
13 HW-Systemkonzept Basierend auf den vorgestellten Konzepten wurde ein dynamisch adaptiver HW-Entwurf implementiert. Dieser befindet sich auf einem FPGA, der wiederum aus einem statisch-rekonfigurierbaren und einem dynamisch-rekonfigurierbaren Bereich besteht. Kann durch generische Einstellungen und dem modularen Aufbau für unterschiedliche Einsätze angepasst werden. Erlaubt die Anpassung und Veränderung der Architekturkomponenten zur Laufzeit des Systems. Die Anpassung des HW-Agentensystems wird extern gesteuert (Mikro). TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 13 von 24
14 Adaptive HW-Agentenarchitektur FPGA static area pr region IO-Pins external configuration module connector IO component control unit priority control config control shared memory network PRR 1 PRR 2 PRR 3... PRR N TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 14 von 24
15 Ausgewählte Architekturkomponenten arbiter PRM other components KE connector arbiter combinatorial set PRM KE connector BRAM Shared Memory Prioritätskontrolle Kommunikationsspeicher arbiter KE connector external micro FPGA static exchangeable PRM timer KE connector address FIFO timer address decoder PRM crossbar switch IO components Tristate-Buffer UART Verbindungsnetzwerk IO-Verbindungskomponente TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 15 von 24
16 IO-Verbindungskomponente Jedes PR-Modul muss die Möglichkeit besitzen, sich mit allen zur Verfügung stehenden IO-Peripherien zu verbinden. Die Besonderheiten einer Rekonfiguration müssen berücksichtigt werden. Das System darf nach einer Rekonfiguration nicht blockieren. Während einer Rekonfiguration müssen alle anderen PR-Module vollen Zugriff auf die IO-Pripherie besitzen. TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 16 von 24
17 IO-Verbindungskomponente connector KE external micro FPGA static exchangeable PRM crossbar switch IO components Tristate-Buffer UART RX TX TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 17 von 24
18 Portierbarkeit board interface application interface operating interface PRR interface board application operating static modules board layer application layer operating layer - static - communication PRR layer PRR layer PRR layer PR-Region 1 PR-Region 2... PR-Region N operating layer - dynamic - local connection functional layers configurable communication interaface TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 18 von 24
19 Portierbarkeit board interface application interface operating interface PRR interface board application operating static modules board layer application layer operating layer - static - communication PRR layer PRR layer PRR layer PR-Region 1 PR-Region 2... PR-Region N operating layer - dynamic - local connection functional layers configurable communication interaface TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 18 von 24
20 Portierbarkeit board interface application interface operating interface PRR interface board application operating static modules board layer application layer operating layer - static - communication PRR layer PRR layer PRR layer PR-Region 1 PR-Region 2... PR-Region N operating layer - dynamic - local connection functional layers configurable communication interaface TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 18 von 24
21 Anpassung des Digitalen Clock-Managers board interface application interface operating interface board layer board application layer application operating layer clock FPGA reset EXTERN CRM clock 100MHz clock 75 MHz clock 50 MHz clock 5 MHz clock 1 MHz reset_l functional layers physical levels interface level functional level processing level Xilinx Clocking Wizard DCM functional wrapper hardware wrapper TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 19 von 24
22 Anpassung des Digitalen Clock-Managers board interface application interface operating interface board layer board application layer application operating layer clock FPGA reset EXTERN CRM clock 100MHz clock 75 MHz clock 50 MHz clock 5 MHz clock 1 MHz reset_l functional layers physical levels interface level functional level processing level Xilinx Clocking Wizard DCM functional wrapper hardware wrapper TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 19 von 24
23 Austausch der Busmakros board interface application interface operating interface PRM interface board layer application layer operating layer board application KE PRM PRM layer static area functional level functional wrapper functional layers physical levels interface level processing level busmacro hardware wrapper - static - - dynamic - configurable communication interaface TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 20 von 24
24 Austausch der Busmakros board interface application interface operating interface PRM interface board layer application layer operating layer board application KE PRM PRM layer static area functional level functional wrapper functional layers physical levels interface level processing level busmacro hardware wrapper - static - - dynamic - configurable communication interaface TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 20 von 24
25 Ressourcenverbrauch für einen Virtex-II Pro [3] Logic Utilization PRR used resources/area # of Slices 1177 / 8% 1675 / 12% 2166 / 15% 4581 / 33% # of FlipFlops 924 / 3% 1223 / 4% 1381 / 5% 2175 / 7% # of 4 input LUTs 2108 / 7% 3020 / 11% 3908 / 14% 8507 / 31% # of BRAM 4 / 2% 5 / 3% 6 / 4% 10 / 7% TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 21 von 24
26 Einleitung Systemkonzept für HW-Agentensysteme Implementation Zusammenfassung TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 22 von 24
27 Zusammenfassung In einem Literaturstudium wurden verschiedene Arbeiten und Entwicklungsstände zum Thema partieller Rekonfiguration und Agentensysteme zusammengetragen. Die Basis der Umsetzung bildet ein partiell rekonfigurierbarer Logikbaustein. Es wurde die Implementation eines dynamisch adaptiven HW-Agentenarchitekturkonzepts vorgestellt. Der HW-Agentenarchitektur dient ein allgemein anwendbares Schichtenmodell als Grundlage zur Gewährleistung der Portabilität. Es wurden spezifische Architekturkomponenten implementiert, die das Grundgerüst der adaptiven HW-Architektur bilden. Der Entwurf kann flexibel auf unterschiedliche Anforderungen angepasst werden. Die Portierbarkeit wurde für zwei verschiedene FPGA-Versionen nachgewiesen. TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 23 von 24
28 Literatur JENNINGS, N. R. ; WOOLDRIDGE, M. J.: Software Agents. In: IEE Review (1996), S SCHNEIDER, J. ; NAGGATZ, M. ; SCHMUTZLER, T. ; SPALLEK, R. G.: Implementation von Architekturkonzepten für HW-Agentensysteme / Dresdner Arbeitstagung Schaltungs- und Systementwurf Forschungsbericht XILINX: Virtex-II Pro and Virtex-II Pro X Platform FPGAs: Complete Data Sheet. v sheets/ds083.pdf, November 2007 TU Dresden, 4. Juni 2008 Dynamische Architekturadaption Folie 24 von 24
GENERATORBASIERTE BEREITSTELLUNG VON HW-AGENTENARCHITEKTUREN
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur GENERATORBASIERTE BEREITSTELLUNG VON HW-AGENTENARCHITEKTUREN Diplomverteidigung Michael
MehrRealisierung eines Speichermanagements zur Zugriffsvirtualisierung von konkurrierenden Nutzerdesigns auf Rekonfigurierbarer Hardware
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Realisierung eines Speichermanagements zur Zugriffsvirtualisierung von konkurrierenden
MehrFakultät Informatik Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur. Diplomverteidigung
Fakultät Informatik Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Diplomverteidigung Entwurf und Implementierung eines zuverlässigen verbindungsorientierten Transportprotokolls für die
MehrUniverselle Speicherschnittstelle für große externe Speicher
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Belegverteidigung Universelle Speicherschnittstelle für große Marco Zulkowski Marco.Zulkowski@mailbox.tu-dresden.de
MehrHS Technische Informatik
Technische Universität Dresden Fakultät Informatik Institut Technische Informatik HS Technische Informatik Architektur eines dynamisch rekonfigurierbaren Rechnersystems Johannes.Goerner@mailbox.tu-dresden.de
MehrMulti-Port-Speichermanager für die Java-Plattform SHAP
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Multi-Port-Speichermanager für die Java-Plattform SHAP DASS 2008 Martin Zabel, Peter
MehrParametrisierbare Busschnittstelle für IP-Cores
Fakultät Informatik, Institut für Technische Informatik, Professur VLSI-Entwurfssysteme, Diagnostik und Architektur Parametrisierbare Busschnittstelle für IP-Cores Belegverteidigung Dresden, 30.11.2010
MehrIntelligente Agenten
Intelligente Agenten Melanie Kruse 22.06.2004 Seminar Komponentenorientierte Softwareentwicklung und Hypermedia FH Dortmund SS 2004 Was sind Agenten? Agentenforscher diskutieren seit längerem: jedoch keine
MehrEntwicklung eines FPGA basierten Distributed Computing System. Frank Opitz INF-M3 Seminar - Wintersemester 2010/11 26.
Entwicklung eines FPGA basierten Distributed Computing System INF-M3 Seminar - Wintersemester 2010/11 26. November 2010 Inhalt Motivation Dynamische Partielle Rekonfiguration Distributed Computing Zielsetzung
MehrÜbersicht aktueller heterogener FPGA-SOCs
Fakultät Informatik, Institut für Technische Informatik, Professur VLSI-Entwurfssysteme, Diagnostik und Architektur Übersicht aktueller heterogener FPGA-SOCs Vortrag zum Lehrstuhlseminar Tilo Zschau tilo.zschau@mailbox.tu-dresden.de
MehrASIC-SYNTHESE DER SHAP-MIKROARCHITEKTUR
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur ASIC-SYNTHESE DER SHAP-MIKROARCHITEKTUR Vortrag zum großen Beleg Andrej Olunczek Andrej.Olunczek@mailbox.tu-dresden.de
MehrSimulative Verifikation und Evaluation des Speichermanagements einer Multi-Core-Prozessorarchitektur am Beispiel von SHAP
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Simulative des Speichermanagements einer Multi-Core-Prozessorarchitektur am Beispiel
MehrRealisierung eines Speichermanagements zur Zugriffsvirtualisierung von konkurrierenden Nutzerdesigns auf rekonfigurierbarer Hardware
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Realisierung eines Speichermanagements zur Zugriffsvirtualisierung von konkurrierenden
MehrCOOL HASHING MIT FPGAS. Robert Bachran
COOL HASHING MIT FPGAS Robert Bachran Dresden, 16.1.2012 Einführung Grundlagen Kriterien für gute Hashverfahren Grundlagen FPGAs Hashverfahren auf FPGAs Skein auf FPGA Evolutionäre Hashverfahren Energiesparendes
MehrThread basierte partielle Rekonfiguration von SoC Systemen. Frank Opitz INF-M1 Anwendung 1 - Wintersemester 2009/
Thread basierte partielle Rekonfiguration von SoC Systemen INF-M1 Anwendung 1 - Wintersemester 2009/2010 24. November 2009 Inhalt Motivation Zielsetzung dynamische Re-/Konfiguration von SoC FPGAs Auswahl
MehrSimulative Verifikation und Evaluation des Speichermanagements einer Multi-Core-Prozessorarchitektur am Beispiel von SHAP
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Simulative Verifikation und Evaluation des Speichermanagements einer Multi-Core-Prozessorarchitektur
MehrEmulation und Rapid Prototyping. Hw-Sw-Co-Design
Emulation und Rapid Prototyping Hw-Sw-Co-Design Simulation von komplexen ICs Design level Description language Primitives Simulation time (instructions/cycle) Algorithm HLL Instruction sets 10-100 Architecture
MehrEmulation und Rapid Prototyping
Emulation und Rapid Prototyping Hw-Sw-Co-Design Simulation von komplexen ICs Design level Description language Primitives Simulation time (instructions/cycle) Algorithm HLL Instruction sets 10-100 Architecture
MehrEin rekonfigurierbarer Controller für mechatronische Systeme
OTTO-VON-GUERICKE-UNIVERSITÄT MAGDEBURG INSTITUT FÜR MOBILE SYSTEME LEHRSTUHL MECHATRONIK Institut für Mobile Systeme LEHRSTUHL MECHATRONIK Zwischenkolloquium SPP 1148 in Darmstadt Ein rekonfigurierbarer
MehrConfigurable Embedded Systems
Configurable Embedded Systems Prof. Dr. Sven-Hendrik Voß Wintersemester 2017 Technische Informatik (Master), Semester 2 Termin 3, 23.10.2017 Seite 2 Zynq Design Flow Configurable Embedded Systems Wintersemester
MehrAutomatisierte Rekonfiguration von Schnittstellen in eingebetteten Systemen
Technische Universität Chemnitz Schwerpunktprogramm Rekonfigurierbare Rechensysteme Automatisierte Rekonfiguration von Schnittstellen in eingebetteten Systemen Professur Technische Informatik 12. Juni
MehrUniverselle Speicherschnittstelle für große externe Speicher
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Universelle Speicherschnittstelle für große Marco Zulkowski Marco.Zulkowski@mailbox.tu-dresden.de
MehrBeschleunigung von Bild-Segmentierungs- Algorithmen mit FPGAs
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Algorithmen mit FPGAs Vortrag von Jan Frenzel Dresden, Gliederung Was ist Bildsegmentierung?
MehrEntwurf eines FPGA-Cores zur Simulationsbeschleunigung zeitkontinuierlicher Modelle im HiL Kontext
Entwurf eines FPGA-Cores zur Simulationsbeschleunigung zeitkontinuierlicher Modelle im HiL Kontext Till Fischer 03.11.2011 FZI Forschungszentrum Informatik Embedded Systems & Sensors Engineering (ESS)
MehrModul A. Modul B. Bisheriger Ansatz für dynamisch und partiell rekonfigurierbare Systeme. Slot 0 Slot 1. Prozessor. Dynamischer Bereich
DFG Mini Workshop Device Treiber für rekonfigurierbare Rechensysteme HW-ICAP API zur Anwendung der Read-, Modify-, Writeback-Methode für Xilinx Virtex-II FPGAs 8. 9. Dezember TU München Michael Hübner
MehrHyperrekonfigurierbare Hardware - Modelle, Partitionierungsprobleme und Schedulingstrategien
Hyperrekonfigurierbare Hardware - Modelle, Partitionierungsprobleme und Schedulingstrategien Sebastian Lange Martin Middendorf Parallelverarbeitung und Komplexe Systeme Inhalt Einführung Hyperrekonfiguration
MehrReCoNodes. Optimierungsmethodik und Plattformentwurf für hardwarekonfigurierbare Knoten. Jan van der Veen. TU Braunschweig
ReCoNodes Optimierungsmethodik und Plattformentwurf für hardwarekonfigurierbare Knoten Jan van der Veen TU Braunschweig DFG-Schwerpunktprogramm Rekonfigurierbare Rechensysteme Tübingen, 28. 29. April 2005
MehrEntwicklung eines Lehrpraktikums auf Basis der Zynq-Plattform
Fakultät Informatik - Institut für Technische Informatik - Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Projektarbeit im Rahmen des Hauptseminars Ludger Irsig Dresden, 11.02.2015 Gliederung
MehrImplementierung eines universellen IPv6 Protokollstapels
Fakultät Informatik, Inst. für Technische Informatik, Prof. für VLSI-Entwurfssysteme, Diagnostik und Architektur Implementierung eines universellen IPv6 Protokollstapels Kolloquium zum Masterpraktikum
MehrHybride Apps DPR und Android auf dem Xilinx ZYNQ. Endric Schubert, Missing Link Electronics Fabian Zentner, Univ. Ulm
Hybride Apps DPR und Android auf dem Xilinx ZYNQ Endric Schubert, Missing Link Electronics Fabian Zentner, Univ. Ulm Konvergenz der Rechenplattformen Processing System Memory Interfaces 7 Series Programmable
MehrUntersuchungen zur effizienten Implementierung eines mathematischen Algorithmus in einem FPGA am Beispiel eines Sudoku-Lösers
Fakultät Informatik - Institut für Technische Informatik - Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Vortrag zum Diplom Untersuchungen zur effizienten Implementierung eines mathematischen
MehrProjekt. Systementwurf. projekte/systementwurf/ Universität Hamburg
MIN Department Informatik 18.341 Projekt Systementwurf http://tams-www.informatik.uni-hamburg.de/lehre/ss2006/ projekte/systementwurf/ 1 / 18 MIN Department Informatik Vorbesprechung Motivation Systemumgebung
MehrFPGA Systementwurf. Rosbeh Etemadi. Paderborn University. 29. Mai 2007
Paderborn Center for Parallel l Computing Paderborn University 29. Mai 2007 Übersicht 1. FPGAs 2. Entwicklungssprache VHDL 3. Matlab/Simulink 4. Entwicklungssprache Handel-C 5. Fazit Übersicht FPGAs 1.
MehrFPGA-Based Architecture for Pattern Recognition
Institut für Technik der Informationsverarbeitung FPGA-Based Architecture for Pattern Recognition Institut für Prozessdatenverarbeitung und Elektronik - IPE, KIT University of the State of Baden-Wuerttemberg
MehrUntersuchungen zur effizienten Implementierung eines mathematischen Algorithmus in einem FPGA am Beispiel eines Sudoku-Lösers
Fakultät Informatik - Institut für Technische Informatik - Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Vortrag zum Diplom Untersuchungen zur effizienten Implementierung eines mathematischen
Mehr3. GI-Workshop EPK 2004 Geschäftsprozessmanagement mit Ereignisgesteuerten Prozessketten Luxemburg. ARIS meets RUP
3. GI-Workshop EPK 2004 Geschäftsprozessmanagement mit Ereignisgesteuerten Prozessketten Luxemburg ARIS meets RUP Der ARIS Unified Information System Development Process Martin Plümicke Berufsakademie
MehrFPGA-basierte Automatisierungssysteme
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur FPGA-basierte Automatisierungssysteme Stephan Hensel Dresden, 05.12.2012 Gliederung
MehrReCoNodes Routingbewusste Platzierung von Hardwaremodulen
Routingbewusste Platzierung von Hardwaremodulen : Optimierungsmethoden zur 1 Projekt Optimierungsmethodik zur Steuerung hardwarekonfigurierbarer Knoten Prof. Dr. Sándor Fekete Prof. Dr.-Ing. Jürgen Teich
MehrTristate Buffer / erste Module
IP-Core Generator / Automaten / Platzierung Tristate Buffer / erste Module 27 November 2009 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Self-Organization 27 November 2009 1 Inhalt IP-Core Generator Implementierung
MehrJava-Bytecode-Prozessor SHAP
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Java-Bytecode-Prozessor SHAP Hauptseminar Martin Zabel (martin.zabel@tu-dresden.de)
MehrVirtualisierung von FPGA-Ressourcen mittels partieller dynamischer Rekonfiguration für konkurrierende Nutzerdesigns
Fakultät Informatik, Institut für Technische Informatik, für VLSI-Entwurfssysteme, Diagnostik und Architektur Virtualisierung von FPGA-Ressourcen mittels partieller dynamischer Rekonfiguration für konkurrierende
MehrRekonfigurierbare Prozessoren
15 Rekonfigurierbare Prozessoren 1 Inhalt Vorhandene Architekturen Rekonfigurierbare Systeme Rekonfigurierbare Hardware Rekonfigurierbarer Instruction Set Processor CRISP 2 DSP Processor Spec FU Spec FU
MehrSOC - System on a Chip
SOC - System on a Chip Was ist das und wofür sind sie gut? HS Düsseldorf Technische Informatik Prof. Dr.-Ing. Ulrich Schaarschmidt Maximilian Roitzheim Matrikelnummer: 639071 Wintersemester 17/18 Inhaltsverzeichnis
MehrHigh Performance Embedded Processors
High Performance Embedded Processors Matthias Schwarz Hardware-Software-Co-Design Universität Erlangen-Nürnberg martin.rustler@e-technik.stud.uni-erlangen.de matthias.schwarz@e-technik.stud.uni-erlangen.de
MehrArchitekturen, Werkzeuge und Laufzeitumgebungen für eingebettete Systeme
Farbverlauf Architekturen, Werkzeuge und Laufzeitumgebungen für eingebettete Systeme Embedded Systems Christian Hochberger Professur Mikrorechner Fakultät Informatik Technische Universität Dresden Nötiges
MehrEinführung. ECU-übergreifende Funktionen nehmen immer mehr zu! z.b. bei Fahrerassistenz-Systemen
Einführung ECU-übergreifende Funktionen nehmen immer mehr zu! z.b. bei Fahrerassistenz-Systemen Einparken, Abstandsregeltempomat, unterstützt diesen Trend durch eine geeignete Entwicklungs-Methodik! Funktion
MehrPlazierung von unterschiedlich großen Komponenten in gleich große rekonfigurierbare Flächen unter Berücksichtigung der Signallaufzeiten
Fakultät für Elektrotechnik Professur für Technische Informatik Helmut Schmidt Universität/ Universität der Bundeswehr Hamburg Plazierung von unterschiedlich großen Komponenten in gleich große rekonfigurierbare
MehrMultiagentensysteme MAS
Seminar Agenten und Robotfußball Sommersemester 2003 Multiagentensysteme MAS Grundlagen und Begriffsbildung Thorsten Wilmes Linnebornstiege 2 48155 Münster wilmest@web.de Matr.-Nr.: 275298 Inhaltsverzeichnis
MehrPolyDyn - Polymorphe Objekte für dynamisch rekonfigurierbare FPGAs
PolyDyn - Polymorphe Objekte für dynamisch rekonfigurierbare FPGAs A. Schallenberg 1, F. Oppenheimer 2 und W. Nebel 1 1 Carl von Ossietzky Universität Oldenburg 2 OFFIS e.v. Bereich Eingebettete Hardware-/Software-Systeme
MehrUntersuchungen von HW-Architekturkonzepten für Agentensysteme
Untersuchungen von HW-Architekturkonzepten für Agentensysteme 18. Oktober 2006 1 Motivation 2 Grundlagen Hardwareagenten Organic Computing Self-X Systeme 3 Lösungsansätze Vorhandene Hardware Atmel AVR
MehrHigh Level-Synthese eines Keypoint-Detection- Algorithmus für FPGAs
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Belegarbeit High Level-Synthese eines Keypoint-Detection- Algorithmus für FPGAs Max
Mehr3D-Punktkorrelation auf Basis von 2D-Bildern auf einer FPGA-Plattform
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI Entwurfssysteme, Diagnostik und Architektur 3D-Punktkorrelation auf Basis von 2D-Bildern auf einer FPGA-Plattform Verteidigung
MehrVorstellung der Fachgebiete
Fakultät Informatik, Institut für Technische Informatik, Professur Rechnerarchitektur Vorstellung der Fachgebiete Institut für Technische Informatik Zellescher Weg 12 Nöthnitzer Straße 46 Willers-Bau A
MehrIHS2 Seminar. Einführung Zusatzfolien A. Integrated HW/SW Systems Group. IHS2 Seminar 06 November 2009 Self-Organization 19 November 2009 1
Einführung Zusatzfolien A Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel 06 November 2009 Self-Organization 19 November 2009 1 Empfehlungen für die Verzeichnisstruktur Unterverzeichnisse für Projekte doc
MehrEffiziente Bibliotheken für FPGA-Resynthese- Algorithmen
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Effiziente Bibliotheken für FPGA-Resynthese- Algorithmen Basierend auf: Kennings,
MehrEinleitung_. FPAAs Field Programmable Analog Arrays. (1) Was sind FPAAs? (2) Wie funktionieren FPAAs? (3) Stand der Technik heute?
FPAAs Field Programmable Analog Arrays Ein Vortrag von Noah Smeets im Fach: Technische Informatik Montag, 29. Januar 2018 Einleitung_ (1) Was sind FPAAs? (2) Wie funktionieren FPAAs? (3) Stand der Technik
MehrGenerische Normen zur Funktionalen Sicherheit im Maschinenbau. IEC und ISO 13849
Generische Normen zur Funktionalen Sicherheit im Maschinenbau IEC 62061 und ISO 13849 Thomas Bömer, VDE/DKE-TAGUNG 20 JAHRE IEC 61508 22.03.2017 Politik nach dem Merging IEC/TC44 und ISO/TC199 treffen
MehrFachprojekt for Embedded System: Design and Implement Your Own Embedded Systems (2) LS 12, TU Dortmund
Fachprojekt for Embedded System: Design and Implement Your Own Embedded Systems (2) Junjie Shi Niklas Ueter LS 12, TU Dortmund 09,April,2018 Junjie Shi, Niklas Ueter (LS 12, TU Dortmund) 1 / 1 Inhalt 1
MehrProjektierung und Betrieb von Rechnernetzen
Projektierung und Betrieb von Rechnernetzen Versuch : Router-Konfiguration Vorbetrachtungen Im Rahmen des Praktikums sind einige Begriffe bzw. Fragen zum Thema Router zu klären: Was ist ein Router? Router
MehrGL module Master Time Code, Timer and Time generator (LTC)
GL module Master Time Code, Timer and Time generator (LTC) Features Generate LTC Convert TC_link to LTC Synchronize to Blackburst Synchronize to seconds pulses Control monitor ready MTD reader compatible
MehrFakultät Informatik» Institut für Angewandte Informatik» Lehrstuhl für Technische Informationssysteme. Agentensysteme in der Automation
Fakultät Informatik» Institut für Angewandte Informatik» Lehrstuhl für Technische Informationssysteme Agentensysteme in der Automation Mike Gißrau Hauptseminar Technische Informationssysteme 20.06.2008
MehrModul Software Komponenten 01 Komponenten
Modul Software Komponenten 01 Komponenten Martin Jud Inhalt 1. Begriff 2. Bedeutung 3. Nutzen 4. Entwurf mit Komponenten HSLU T&A, 14.09.2008 Modul SWK - 01-Komponenten - Martin Jud 2 1. Begriff Definition
MehrSelf-aware Memory: Hardware-Prototyp eines Prozessorknotens
Self-aware Memory: Hardware-Prototyp eines Prozessorknotens Robert Schelkle Universität Karlsruhe (TH) Institut für Technische Informatik (ITEC) Lehrstuhl für Rechnerarchitektur 24. März 2009 Robert Schelkle
MehrEntwurf und Implementierung eines statischen Backbones für die Kommunikation mit dynamischen Nutzerpartitionen auf einem Multi-FPGA-Board
Zwischenvortag zur Studienarbeit Entwurf und Implementierung eines statischen Backbones für die Kommunikation mit dynamischen Nutzerpartitionen auf einem Multi-FPGA-Board Albert Schulz Dresden, 1 Gliederung
MehrDie Sandy-Bridge Architektur
Fakultät Informatik - Institut für Technische Informatik - Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Die Sandy-Bridge Architektur René Arnold Dresden, 12. Juli 2011 0. Gliederung 1.
MehrPartitionierung von rechenintensiven Aufgaben zwischen FPGA und CPUs
Partitionierung von rechenintensiven Aufgaben zwischen FPGA und CPUs Embedded Computing Conference 2017 Tobias Welti, Dr. M. Rosenthal High Performance Embedded Platforms ZHAW Institute of Embedded Systems
MehrDFG SPPRR 1148 Zwischenkolloquium. PolyDyn. Modellierung rekonfigurierbarer Systeme. Andreas Schallenberg Abteilung EHS, Uni Oldenburg
PolyDyn Modellierung rekonfigurierbarer Systeme Andreas Schallenberg Abteilung EHS, Uni Oldenburg DFG Zwischenkolloquium SPPRR 1148 01. und 02.06.2006 Darmstadt A. Schallenberg 1 Gliederung Die Basis:
MehrUntersuchung zur Realisierung des Hashalgorithmus Scrypt auf einer energieeffizenten parallelen Plattform Vortrag zur Belegverteidigung
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Untersuchung zur Realisierung des Hashalgorithmus Scrypt auf einer energieeffizenten
MehrVortrag zur Diplomarbeit
Fakultät Informatik Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Vortrag zur Diplomarbeit Entwurf und Implementierung eines zuverlässigen verbindungsorientierten Transportprotokolls für
MehrMasterarbeit. Armin Jeyrani Mamegani Erprobung und Evaluierung von Methoden zur partiellen und dynamischen Rekonfiguration eines SoC-FPGAs
Masterarbeit Armin Jeyrani Mamegani Erprobung und Evaluierung von Methoden zur partiellen und dynamischen Rekonfiguration eines SoC-FPGAs Fakultät Technik und Informatik Department Informatik Faculty of
MehrEnergieeffizienz und Performance von Networks-on-Chip
Fakultät Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Energieeffizienz und Performance von Networks-on-Chip Marco Zulkowski Marco.Zulkowski@mailbox.tu-dresden.de Dresden,
MehrENTWURF UND REALISIERUNG EINES SATA PHYSICAL LAYERS FÜR ALTERA STRATIX II GX FPGAS
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur ENTWURF UND REALISIERUNG EINES SATA PHYSICAL LAYERS FÜR ALTERA STRATIX II GX FPGAS
MehrAgentengestützte Fahrerassistenzsysteme für das Kreuzungsmanagement
Universität Karlsruhe (TH) Forschungsuniversität gegründet 1825 Agentengestützte Betreuer: Heiko Schepperle Ausgewählte technische, rechtliche und ökonomische Aspekte des Entwurfs von n Interdisziplinäres
MehrLeicht konfigurierbare Hardware-Abstraktionsschicht für flexible Automatisierung
Leicht konfigurierbare Hardware-Abstraktionsschicht für flexible Automatisierung Einleitung Motivation Lösungsansatz Architektur Abstraktion Beispiel Echtzeit Fazit & Ausblick Ziele der Industrial Automation
Mehr2008 Jiri Spale, Programmierung in eingebetteten Systemen 1
2008 Jiri Spale, Programmierung in eingebetteten Systemen 1 NetX - Einführung 2008 Jiri Spale, Programmierung in eingebetteten Systemen 2 NetX is... a highly integrated network controller with a new system
MehrFPGA Field Programmable Gate Array im Unterschied zu anderen PLD-Architekturen.
FPGA Field Programmable Gate Array im Unterschied zu anderen PLD-Architekturen. Kasdaghli Ameni Inhalt. Die Klassifizierung von ASIC 2. Simple Programmable Logic Device SPLD 3. Complex Programmable Logic
Mehr(Software) Architektur der Dinge. Roland Graf / Simon Kranzer IKT-Forum 2016 I(o)T for Industry - Von IT zu IoT
(Software) Architektur der Dinge Roland Graf / Simon Kranzer IKT-Forum 2016 I(o)T for Industry - Von IT zu IoT Hardware Mainframe Speichersysteme Rechner Kopplung Zentralisierung Anwendungsprogramme Software
MehrMesssysteme für den SwissFEL
Messsysteme für den SwissFEL Signalauswertung mit Xilinx Virtex-5 FPGAs Embedded Computing Conference 2011 Christa Zimmerli Masterstudentin MSE Wissenschaftliche Assistentin christa.zimmerli@fhnw.ch Institut
MehrEntwicklung von Partitionierungsstrategien im Entwurf dynamisch rekonfigurierbarer Systeme
Entwicklung von Partitionierungsstrategien im Entwurf dynamisch rekonfigurierbarer Systeme R. Merker, Technische Universität Dresden, Fakultät ET und IT J. Kelber, Fachhochschule Schmalkalden, ET Gliederung
MehrAufbau eines modernen Betriebssystems (Windows NT 5.0)
Aufbau eines modernen Betriebssystems (Windows NT 5.0) Moritz Mühlenthaler 14.6.2004 Proseminar KVBK Gliederung 1.Das Designproblem a) Überblick b) Design Goals c) Möglichkeiten der Strukturierung 2. Umsetzung
MehrPraktikum Systementwurf mit VHDL HDL Design Lab
Praktikum Systementwurf mit VHDL HDL Design Lab Inhalt Kryptographie - Aufgaben VHDL - Konzepte Beispiel: 16 bit XOR Kryptographie - Aufgaben Geheimhaltung Integrität Authentifizierung Verbindlichkeit
MehrDevice Treiber für FlexPath- Netzwerkprozessoren
Device Treiber für FlexPath- Netzwerkprozessoren Michael Meitinger Rainer Ohlendorf Dr. Thomas Wild Prof. Dr. Andreas Herkersdorf 1 Übersicht Übersicht FlexPath Einsatz von Device Treibern in der FlexPath
MehrM2M on wheels. M2M BOSCH. Existing Problems. Eclipse M2M Solution. BOSCH M2M Framework. Suggestion to Eclipse M2M.
1 2 M2M UseCases @ BOSCH Existing Problems Eclipse M2M Solution BOSCH M2M Framework Suggestion to Eclipse M2M Demo Q & A 3 Car To Car Remote Vechicle Monitoring Remote Testing and Development Remote Calibration
MehrCloud mit rekonfigurierbaren Hardwarebeschleunigern
Fakultät Informatik, Institut für technische Informatik Evaluation eines SchedulingAlgorithmus für eine elastische Cloud mit rekonfigurierbaren Hardwarebeschleunigern Abschlusspräsentation zur Projektarbeit
MehrSecure Real-time Communication
Dimitrios Savvidis, M.Sc. Tagung Echtzeit 2018 Echtzeit und Sicherheit Boppard am Rhein Inhalt Einleitung Sicherheit Realisierung Real-time FPGA Coder Echtzeit-Ethernet Schlüssel-Infrastruktur Fazit 2
MehrAbkürzungen. Kapitel 1 - Einleitung Stand der Automobilelektronik Historische Entwicklung Gegenwärtige Probleme 2
Inhalt Abkürzungen X Kapitel 1 - Einleitung 1 1.1 Stand der Automobilelektronik 1 1.1.1 Historische Entwicklung 1 1.1.2 Gegenwärtige Probleme 2 1.2 Zielsetzung 5 1.3 Aufbau der Arbeit 6 1.4 Veröffentlichungen
MehrEntwicklung einer FPGA-basierten asymmetrischen MPSoC Architektur
Entwicklung einer FPGA-basierten asymmetrischen Architektur INF-M1 Seminar Vortrag 25. November 2010 Betreuer: Prof. Dr.-Ing. Bernd Schwarz Übersicht 1. Motivation 2. Zielsetzung & Vorarbeiten 3. Arbeitsschwerpunkte
MehrLehrstuhl für Informatik 12 (Hardware-Software-Co-Design) Friedrich-Alexander-Universität Erlangen-Nürnberg Prof. Dr.-Ing. J.
Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design) 1 Gliederung Hardware-Software-Co-Design: Entwurf eingebetteter Systeme Beispiele und Anwendungen: wachsende Komplexität zukünftiger elektronischer
MehrPlatzierung und Verdrahtung massiv-paralleler FPGA-Designs am Beispiel eines Many-Core- Prozessors
Belegverteidigung Platzierung und Verdrahtung massiv-paralleler FPGA-Designs am Beispiel eines Many-Core- Prozessors Michael Lange Dresden, Gliederung 1 Aufgabenstellung 2 Voraussetzungen und Erweiterungen
MehrSoftware Defined Radio
Vortrag zum Hauptseminar Software Defined Radio Eine Anwendung der schnellen digitalen Signalverarbeitung Michael Freitag, michael.freitag@mailbox.tu-dresden.de Dresden, 03.02.2010 Gliederung 1. Einführung
MehrUNIGATE CL Konfiguration mit WINGATE
UNIGATE CL Konfiguration mit WINGATE - UNIGATE CL Configuration via WINGATE Art.-Nr.: V3928 Deutschmann Automation GmbH & Co. KG Carl-Zeiss-Str. 8 D-65520 Bad Camberg Phone: +49-(0)6434-9433-0 Hotline:
MehrHybrid Architecture for Hardware-accelerated Query Processing in Semantic Web Databases based on Runtime Reconfigurable FPGAs
Hybrid Architecture for Hardware-accelerated Query Processing in Semantic Web Databases based on Runtime Reconfigurable FPGAs Dipl.-Inf. Stefan Werner Institut für Informationssysteme Mündliche Prüfung
Mehrsystems landscape engineering - übung -
systems landscape engineering - übung - Wintersemester 2010 /2011 Arbeitsgruppe Wirtschaftsinformatik - Managementinformationssysteme - Dipl. Wirt.-Inform. Sven Gerber Arbeitsgruppe Wirtschaftsinformatik
MehrEmbedded Linux für SoC Applikationen
Mitglied der Helmholtz-Gemeinschaft Embedded Linux für SoC Applikationen Beispielkonfiguration Virtex4 FX12 23. März 2009 Georg Schardt Embedded Linux für SoC Applikationen Modulaufbau Entwicklungsumgebung
MehrZwischenbericht zum Projekt FPGA-Entwurfssystem
Zwischenbericht zum Projekt FPGA-Entwurfssystem Test und Integration von Synthese- und Layoutwerkzeugen für den FPGA-Entwurf Steffen, M.; Herrmann, P.; Möhrke, U.; Spruth, W.G. Universität Leipzig Augustusplatz
MehrKonfigurieren eines HHR Gerät, um es über eine CBX800 an Profibus anzubinden
Konfigurieren eines HHR Gerät, um es über eine CBX800 an Profibus anzubinden Benötigte Hardware: - CBX 800 - BM3x0 Profibus Interface-Modul - Handscanner + Kabel CAB 509/512 1. Das HHR Gerät als RS232
MehrDigitale Signalprozessor - Architekturen im Überblick
Fakultät Informatik Institut für technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Digitale Signalprozessor - Architekturen im Überblick Dresden, 3. Februar 2010 Dirk
MehrImplementation des SIS18 BPM Designs
Implementation des SIS8 BPM Designs Vortrag zum SD-Gruppenseminar am 4.. Von Kevin Lang Überblick Upgrade des BPM System am SIS8 Sonden und Elektronik Was wird ersetzt, bzw. kommt neu dazu Libera Inside
MehrANNEX A - PROTOCOL IMPLEMENTATION CONFORMANCE STATEMENT (NORMATIVE)
ANNEX A - PROTOCOL IMPLEMENTATION CONFORMANCE STATEMENT (NORMATIVE) BACNET STANDARDIZED DEVICE PROFILE (ANNEX K): LIST ALL BACNET INTEROPERABILITY BUILDING BLOCKS SUPPORTED (ANNEX K): SEGMENTATION CAPABILITY:
Mehr3D-Punktkorrelation auf Basis von 2D-Bildern auf einer FPGA-Plattform
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI Entwurfssysteme, Diagnostik und Architektur 3D-Punktkorrelation auf Basis von 2D-Bildern auf einer FPGA-Plattform Zwischenvortrag
Mehr