COOL HASHING MIT FPGAS. Robert Bachran

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1 COOL HASHING MIT FPGAS Robert Bachran Dresden,

2 Einführung Grundlagen Kriterien für gute Hashverfahren Grundlagen FPGAs Hashverfahren auf FPGAs Skein auf FPGA Evolutionäre Hashverfahren Energiesparendes Rechnen Zusammenfassung TU Dresden, Cool Hashing Folie 2 von 18

3 02 Kriterien für gute Hashverfahren Allgemeine Forderungen: Datenreduktion Zufälligkeit Eindeutigkeit Effizienz zusätzliche Forderungen: Kollisionsfreiheit Unumkehrbarkeit TU Dresden, Cool Hashing Folie 2 von 18

4 02 Was sind FPGAs? bestehen aus vielen Logikelementen (Configurable Logic Block) CLBs können jede beliebige Funktion darstellen realisiert durch SRAM-Zellen oder Antifuse-Technik SRAM beliebig oft rekonfigurierbar vor Start jedoch neu konfigurieren TU Dresden, Cool Hashing Folie 3 von 18

5 02 Beschaltung von FPGAs meist in Hardwarebeschreibungssprachen wie VHDL Programm wird über serielle Schnittstelle in Flash gespeichert bei Neustart Beschaltung aus Flash laden TU Dresden, Cool Hashing Folie 4 von 18

6 03 Grundlagen Skein und verwendeter FPGA Skein: basiert auf der Threefish Blockverschlüsselung 72 Runden bei einer Blockgröße von 256 oder Runden bei 1024 verwendeter FPGA: Xilinx Virtex-5 LX50T 550Mhz TU Dresden, Cool Hashing Folie 5 von 18

7 03 technische Realisierung 1:1 Übernahme des Algorithmus key scheduling block erstellt rundenweise neuen Schlüssel Round Block stellt die Threefish Verschlüsselung dar. eine Runde pro Takt Ausgang wird mit Eingang XOR verknüpft TU Dresden, Cool Hashing Folie 6 von 18

8 03 Ergebnis FPGA Leistung Skein 256 Skein 512 Skein 1024 LUTs Minimale Takt Periode (ns) Durchsatz (Gbps) 8,7 8,7 11,79 0,409 0,817 1,1 TU Dresden, Cool Hashing Folie 7 von 18

9 03 Evolutionäre Hashverfahren Algorithmen, die sich an die Evolutionstheorie anlehnen Verbesserung durch Mutation, Kreuzung und Selektion viele Algorithmen bekannt schwer für Hardware umzusetzen Flexibilität der FPGAs sehr nützlich TU Dresden, Cool Hashing Folie 8 von 18

10 03 Prinzipielle Technik Verwendete Techniken Beschaltung nach der Gamma Circuit Topology sehr einfacher evolutionärer Algorithmus Jede Zelle wird durch 5 Zahlen je 16Bit dargestellt TU Dresden, Cool Hashing Folie 9 von 18

11 03 Material & Ergebnisse Material: Xilinx XC3020 basiert auf SRAM 8x8 CLBs Ergebnisse: Bester Schaltkreis wurde nach Generationen erstellt Evolution bestand meistens aus 3 Phasen: beste Kombinationen für Funktionsblöcke jeder Input baute sich einen Weg erhöht die Verbindungen zwischen den Zellen TU Dresden, Cool Hashing Folie 10 von 18

12 04 Energieverhältnisse eines FPGA Energieverbrauch steigt mit Taktfrequenz Taktverringerung jedoch nicht wünschenswert Verdrahtung verbraucht den meisten Strom Verbesserung auf Architekturund Schaltkreisebene TU Dresden, Cool Hashing Folie 11 von 18

13 04 Reduktion auf Schaltkreisebene Verbindungskosten hoch bei direkter Übertragung geringere Stromübertragung = weniger Energieverbrauch realisiert durch Transformation Senkung der Kosten um Faktor 2 TU Dresden, Cool Hashing Folie 12 von 18

14 04 Reduktion auf Architekturebene 3 Ebenen der Architektur Direkte Nachbarumgebung Maschenarchitektur Hierarchische Verbindungen Direkte Nachbarumgebung: CLBs in direkter Umgebung je mehr Nachbarn, desto höher der Verbrauch Verbindung zu 8 ist energiesparend TU Dresden, Cool Hashing Folie 13 von 18

15 04 Verbindungen auf höheren Ebenen Maschenarchitekur: Verbindungen über längere Distanzen keine Änderungen nötig TU Dresden, Cool Hashing Folie 14 von 18

16 04 Verbindungen auf höheren Ebenen Maschenarchitekur: Verbindungen über längere Distanzen keine Änderungen nötig Hierarchsische Verbindungen: Verzögerungen vergrößern sich mit Anzahl der langen Verbindungen Hierarchieebenen nötig Inverse Clustering ist vorteilhaft TU Dresden, Cool Hashing Folie 14 von 18

17 04 Sparen durch Rekonfiguration ungenutzte Hardware in Standby TU Dresden, Cool Hashing Folie 15 von 18

18 04 Sparen durch Rekonfiguration ungenutzte Hardware in Standby ungenutze Hardware austauschen!!! bei Funkübertragung nur benötigtes Modul laden im energiesparsamen Modus nur Kern nötig TU Dresden, Cool Hashing Folie 15 von 18

19 04 Funktionsweise Partielle Rekonfiguration jede benötigte Hardware vorher synthetisiert FPGA einmal vollständig beschreiben fester Kern bleibt immer verschiedene Hardwarevarianten im Speicher TU Dresden, Cool Hashing Folie 16 von 18

20 05 Zusammenfassung Hashverfahren schnell auf externem FPGA Optimierung mit FPGA möglich FPGAs können energieeffizient beschrieben werden können sich speziellen Aufgaben anpassen TU Dresden, Cool Hashing Folie 17 von 18

21 05 Fragen TU Dresden, Cool Hashing Folie 18 von 18

22 05 Quellen Literaturquellen: Long M., Implementing Skein Hash Function on Xilinx Virtex-5 FPGA Platform,Intel Corporation, 2009 Damiani E., Tettamanzi A. G. B., Liberali V., On-line Evolution of FPGA-based Circuits: A Case Study on Hash Functions Weicker K., Evolutionäre Algorithmen Opitz F., Partielle Rekonfiguration von FPGA basierten SoCs: Seitenblicke George V., Zhang H., Rabaey J., The Design of a Low Energy FPGA Altera, FPGA Run-Time Reconfiguration: Two Approaches Porrmann M., Griessl R., Herbrechtsmeier S., Rueckert U., A LOW-POWER VISION PROCESSING PLATFORM FOR MOBILE ROBOTS TU Dresden, Cool Hashing Folie 19 von 18

23 05 Quellen Internetquellen: Niels Ferguson Zusätzliche Bildquellen: images/cyclone3 devkit.jpg, XilinxSpartanXC2S150.jpeg, TU Dresden, Cool Hashing Folie 20 von 18