Entwicklung integrierter HW/SW-Systeme Integrierte Hard- und Softwaresysteme 2 Seminar
|
|
- Klaudia Kalb
- vor 6 Jahren
- Abrufe
Transkript
1 Entwicklung integrierter HW/SW-Systeme Integrierte Hard- und Softwaresysteme 2 Seminar Einführung Jorge Meza jorge.meza@tu-ilmenau.de Zusebau R2082, Tel: Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Integrated HW/SW Systems Group 21. Oktober 2014 Self-Organization 21 October
2 Inhalt der Seminare Entwicklung von FPGA-basierten HW/SW Systemen Grundlagen zu FPGA und dessen Komponenten Einführung in die VHDL Programmierung Entwurf und Synthese anhand von Beispielen Vergleich von Beschreibungsformen und Hardwarerealisierungen Simulation Übungsaufgaben zur Vorlesung Entwurfsprozess State Charts, DFG/CFG Genetische Algorithmen Scheduling 21. Oktober
3 Motivation Warum IHS2 Seminar Interesse an Entwurf von HW/SW Systemen wecken Einblicke in FPGA Praxis Beispiele zu VHDL Entwürfen (Praxisprojekte) Praxisprojekte im Seminar (als Ergänzung für Interessierte) VHDL Beispiele zum Seminar als Download Praxisprojekte nicht prüfungsrelevant (Gilt nicht für das Seminar, sondern nur für die Beispielprojekte zum Download) Das Seminar ist sehr wohl prüfungsrelevant!!! Empfohlen für Studenten, die das Praktikum im SS2015 absolvieren 21. Oktober
4 Motivation Warum FPGAs? Perfektes Beispiel für die Entwicklung von HW/SW Systemen HW und SW sind in ein System integrierbar (Soft-Core µc, SoPC) Sehr flexibel Zu wenige Entwickler 21. Oktober
5 Motivation Warum VHDL? (VHSICHDL) Hardware Beschreibung Sprache Beschreibung auf höherem Niveau möglich Relativ einfach und lesbar Synthetisierbarer und nicht synthetisierbarer Code (Simulation) Unterschiedliche Beschreibungsformen möglich Funktion, Tabelle, Struktur, etc. Synthese 21. Oktober
6 Übersicht ist keine VHDL / PLD Vorlesung Dies bieten andere Fachgebiete an FPGA Analyse von Aspekten des HW/SW-Systementwurfs Arbeiten mit drei FPGA Herstellern und deren Anwendungen Altera, Xilinx, Lattice Fokus im Seminar (Xilinx, Altera) 21. Oktober
7 Hardware an Beispielen Vorstellen von zwei unterschiedlichen Boards Altera DE0 Board Lattice MachXO Mini Eval Board Für Interessierte Informationen zu Board, Software und Projekten unter Login kann einfach beantragt werden 21. Oktober
8 Inhalt des Seminars Heute FPGAs Grundlagen Beginn eines Systementwicklungsprozesses Analysephase 21. Oktober
9 FPGA Grundlagen Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Integrated HW/SW Systems Group 21. Oktober 2014 Self-Organization 21 October
10 FPGA Was ist das? Was ist ein FPGA (Field Programmable Gate Array)? Integrierter Schaltkreis der Digitaltechnik mit frei programmierbaren Einheiten Funktion nicht wie bei µprozessoren / ASIC vorher definiert Funktion wird über Programmierung festgelegt Funktion bei SRAM Typen beliebig oft änderbar 21. Oktober
11 FPGA Was ist das? Funktion wird zusammengesetzt aus: CLBs (Configurable logic blocks) Look-Up Table (logische Funktion) Flip-Flop (Speicherelement) Routing (Verbindung untereinander) Ggf. zusätzliche Einheiten wie Speicher, Interfaces, etc. 21. Oktober
12 LUT Grundlagen LUT (look-up-table) Kleiner Speicher, typischerweise mit: 4 Eingängen und 1 Ausgang Realisierung jeder beliebigen Logikfunktion mit maximal 4 Eingängen in Tabellenform (Wertetabelle) Beispiel XOR 2-LUT x 1 x 0 y X1 X Oktober
13 Übungsaufgaben (LUT) 1. Gegeben ist folgende logische Gleichung: Stellen Sie die Wahrheitstabelle auf! Beschreiben Sie den Inhalt eines 4-Eingänge LUTs zur Implementierung der logische Gleichung (Struktur + Karnaugh-Plan)! 2. Realisierung eines 2-auf-1 Multiplexers mit einer 4-Eingänge LUT. Erstellen Sie die logische Gleichung und Wahrheitstabelle! Beschreiben Sie den Inhalt eines 4-Eingänge LUTs 3. Wie wird eine logische Funktion mit 5 Eingangsvariablen y=f(x0, x1, x2, x3, x4) mittels 4-Eingänge LUTs implementiert? 4. Wie viele unterschiedliche Funktionen kann man mit einer 4-Eingänge LUT bilden? (nur eine Funktion zur gleichen Zeit und nicht alle zeitgleich) 5. Wie viele unterschiedliche Funktionen kann man mit einer n-eingänge LUT bilden? (nur eine Funktion zur gleichen Zeit und nicht alle zeitgleich) 21. Oktober
14 FF Grundlagen FF (Flip-Flop) D-Flip-Flop Speicherung von 1 Bit Eingänge (meistens) Takt (CK/CLK) Daten (D) Reset (CLR/RST) Preset (PRE) Enable (CE) CLR PRE CE D CLK Q Q Ausänge Daten (Q) 21. Oktober
15 CLB Grundlagen Configurable logic block Besteht aus LUTs und Flip-Flops In manchen FPGAs in Slices geteilt Slice 21. Oktober
16 FPGA Struktur Grundelemente LUT Look-up-table (logic elements) FF Flip-Flop (register elements) Routing to connect elements BRAM Block RAM (memory elements) Multiplier embedded 18x18 multipliers DCM digital clock manager IOB input-output block (I/O elements) Weitere spezielle Elemente existieren. Näheres ist den Datenblättern der Hersteller zu entnehmen. 21. Oktober
17 FPGA Struktur - Übersicht Xilinx Spartan3/3ADSP IOB DCM Routing BRAM CLB = 8 FF + 8 LUT Multiplier 21. Oktober
18 FPGA Struktur Logikzelle LUT / FF FF LUT 21. Oktober
19 FPGA Struktur - IOB Pin tristate FF output FF input FF 21. Oktober
20 FPGA Struktur Routing und BRAM Routing Unterschiedliche Arten von Routing Verdrahtung geschieht durch Tool BRAM Single oder dual-port Unterschiedliche Bitbreiten / Tiefen 1x16k, 2x8k, 4x4k, 9x2k, 18x1k, 36x Oktober
21 FPGA Struktur Multiplier und DCM Multiplier 18x18 Bit signed in einem Takt Bei großen FPGAs bis zu über 600 MHz Taktrate über 2000 Multiplizierer in einem FPGA DCM Taktgenerierung Takt teilen Takt vervielfältigen Takt verschieben 21. Oktober
22 FPGA Überblick Einblick in die Komplexität eines realen FPGA Designs Anwendung einer Kamera Overlay Shading Farbraumkonvertierung, -anpassungen Filter ECP3 FPGA von Lattice ~ FF/LUT 240 Block Memory (@18kBit) 128 HW Multiplizierer 12 Gigabit Transceiver (z.b. für PCIe) ~ Zeilen Code im Design 21. Oktober
23 FPGA Überblick (Vollansicht) 21. Oktober
24 FPGA Überblick (Zoom) 21. Oktober
25 FPGA Überblick (Zoom) 21. Oktober
26 FPGA Überblick (Zoom) 21. Oktober
27 FPGA Überblick (mehr Zoom) 21. Oktober
28 FPGA Überblick (mehr Zoom) 21. Oktober
29 FPGA Überblick (mehr Zoom) 21. Oktober
30 FPGA Überblick (mehr Zoom) 21. Oktober
31 FPGA Überblick (noch mehr Zoom) 21. Oktober
32 FPGA Überblick (noch mehr Zoom) 21. Oktober
33 FPGA Überblick (noch mehr Zoom) 21. Oktober
34 FPGA Überblick (noch mehr Zoom) 21. Oktober
35 FPGA Überblick (sehr viel Zoom) 21. Oktober
36 FPGA Überblick (sehr viel Zoom) 1 Slice 21. Oktober
37 FPGA Überblick (Detailansicht eines Slices) 2 LUTs 2 FFs 21. Oktober
38 Systementwicklungsprozess Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Integrated HW/SW Systems Group 21. Oktober 2014 Self-Organization 21 October
39 Systementwicklungsprozess (Wiederholung) Analyse Entwurf Wasserfall Modell Implementation Integration Wartung 21. Oktober
40 Analyse und Unterphasen Analyse (aus Sicht des Produktes) Identifikation des Zwecks des Produktes und der Anforderungen 3 Phasen: Problem/Bedarf Problemanalyse Definition des Problems Prinzipielle Lösungsstrategien Machbarkeitsanalyse Technische / Ökonomische Machbarkeit Anforderungsanalyse Identifikation und Klassifizierung der Anforderungen Erstellung der Anforderungsspezifikation Problem analyse Machbarkeits analyse Analyse Anforderungs analyse Anforderungsspezifikation 21. Oktober
41 Analyse Ein Beispiel Systementwicklung einer Fahrstuhlsteuerung (Am Beispiel des Fahrstuhlmodells des Remote Labs der TU Ilmenau Fachgebiet IKS) 21. Oktober
42 Fahrstuhlmodell 4 Stockwerke Ruftasten für mögliche Richtungen Richtungsanzeiger Fahrstuhlsteuerung Ebenenwahl Nothalt/Alarm Für die Aufgabe nicht genutzt Überlast / Richtung / Langsam 21. Oktober
43 Problemanalyse Problem analyse Machbarkeits analyse Analyse Anforderungs analyse Lastenheft (Problemdefinition): Projektziele (Was soll erreicht werden?): Entwicklung einer Fahrstuhlsteuerung Ggf. Adaption der Ansteuerung Fahrstuhlsteuerung über 4 Stockwerke Realisierung von Notfallfunktionen Steuerung für die Lichtanzeige Türsteuerung Eigenschaften des Produkts: In einem FPGA realisierbar (Vorgabe des Seminars) Erweiterbare (2 oder mehr Fahrstühle) / zuverlässige Steuerung Etagenanfahrt mit minimalen Wartezeiten für die Gäste Wenig Wartung 21. Oktober
44 Problemanalyse Problem analyse Machbarkeits analyse Analyse Anforderungs analyse Lastenheft (Problemdefinition): Benötigte Ressourcen (Was benötigen wir?): Zugang zur Dokumentation der bestehenden Fahrstuhlhardware Funktionsbeschreibung Definierte Interfaces Material und Arbeitskräfte Auswahl einer Hardware für die Realisierung + Entwicklungstools Entwickler, die die nötigen Fähigkeiten beherrschen Zugang zum Fahrstuhl für spätere Implementierung und Tests bzw. ein Modell / eine Simulation, wenn der reale Fahrstuhl für Tests nicht außer Betrieb genommen werden kann. 21. Oktober
45 Übungsaufgaben (Anforderungsanalyse) Problem analyse Machbarkeits analyse Analyse Anforderungs analyse 1. Pflichtenheft? a. Was soll das Ergebnis der Entwicklung sein b. Schnittstellen zur Umwelt c. Funktionale Anforderungen Funktionalität an den Schnittstellen Interne Funktionalität d. Nichtfunktionale Anforderungen Leistung, Zuverlässigkeit, Wartung,... : Randbedingungen / Vorgaben SW und HW: 21. Oktober
46 Fragen zum Seminar Was ist ein FPGA? Nennen Sie dessen Grundelemente. Wie funktioniert die Umsetzung von logischen Funktionen im FPGA? Welche weiteren Elemente gibt es in einem FPGA? Wie funktioniert eine LUT? Welche Funktionen sind damit darstellbar? Wie viele unterschiedliche Funktionen sind dies? Beschreiben Sie das Wasserfallmodell des Entwurfsprozesses. Was bewirkt der Analyseschritt? 21. Oktober
47 Literatur Schaltsysteme (H.-D. Wuttke K. Henke, Pearson Verlag, 2006) Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs Einführung mit VHDL und SystemC (Frank Kessel Ruben Bartholomä, Oldenbourg Verlag, ISBN-13: , Uni-ID: 69 ELT ZN 5405 K42) VHDL Cookbook (Peter J. Ashenden, Dept. Computer Science, University of Adelaide, South Australia) googlen Specification and design of Embedded Systems (D. Gajski F. Vahid S. Narayan J. Gong), Prentice Hall, Oktober
48 Fakultative Aufgaben Zusatzfolien Projekterstellung mit Xilinx ISE Download und Installation: ISE Modelsim Entwurfsschritte Beispielprojekt Beispielhafte Einstellungen der Synthese Einfaches Beispielprojekt Beispielprojekte nur als Ergänzung zum Seminar. Nicht jeder muss sich diese Herunterladen. Nur für Praxisprojekte notwendig. 21. Oktober
IHS2 Seminar. Einführung Zusatzfolien A. Integrated HW/SW Systems Group. IHS2 Seminar 06 November 2009 Self-Organization 19 November 2009 1
Einführung Zusatzfolien A Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel 06 November 2009 Self-Organization 19 November 2009 1 Empfehlungen für die Verzeichnisstruktur Unterverzeichnisse für Projekte doc
MehrIHS2 Seminar. Einführung. Integrated HW/SW Systems Group. IHS2 Seminar 06 November 2009 Self-Organization 06 November
Einführung Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel 06 November 2009 Self-Organization 06 November 2009 1 Inhalt Einführung in die VHDL Programmierung Vorstellen der Anwendungen Entwurf und Synthese
MehrTeil 1: Digitale Logik
Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines
MehrTristate Buffer / erste Module
IP-Core Generator / Automaten / Platzierung Tristate Buffer / erste Module 27 November 2009 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Self-Organization 27 November 2009 1 Inhalt IP-Core Generator Implementierung
MehrIHS2 Seminar CFG. Steffen Ostendorff Zusebau, R2078, Tel: -1788
CFG Steffen Ostendorff Zusebau, R2078, Tel: -1788 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Integrated HW/SW Systems Group 2. Januar 2012 Self-Organization 05 January 2012 1 Wiederholung CFG 2. Januar
MehrIntegrated HW/SW Systems Group 20 November 2009 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel.
Erweiterte Simulation / Aufgaben 20 November 2009 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Self-Organization 20 November 2009 1 Inhalt Erweiterung der Simulation Ausgabe der Bilddaten in eine Datei
MehrFPGA Field Programmable Gate Array im Unterschied zu anderen PLD-Architekturen.
FPGA Field Programmable Gate Array im Unterschied zu anderen PLD-Architekturen. Kasdaghli Ameni Inhalt. Die Klassifizierung von ASIC 2. Simple Programmable Logic Device SPLD 3. Complex Programmable Logic
MehrFPGA Systementwurf. Rosbeh Etemadi. Paderborn University. 29. Mai 2007
Paderborn Center for Parallel l Computing Paderborn University 29. Mai 2007 Übersicht 1. FPGAs 2. Entwicklungssprache VHDL 3. Matlab/Simulink 4. Entwicklungssprache Handel-C 5. Fazit Übersicht FPGAs 1.
MehrSPKC. Inhalte der Vorlesung. Signalprozessoren und Kommunikationscontroller. Prof. Dr.-Ing. Peter Schulz. Signalprozessoren
Signalprozessoren und Kommunikationscontroller für den Schwerpunkt Telekommunikationstechnik: für alle anderen Schwerpunkte: Pflichtfach Wahlpflichtfach Inhalte der Vorlesung Signalprozessoren Systemarchitekturen
MehrASIC Application-Specific Integrated Circuit
ASIC Application-Specific Integrated Circuit Technische Informatik Henning Rob Sonntag, 21. Januar 2018 Agenda Einführung Schaltungsentwurf Arten von ASICs 21.01.2018 ASIC - Henning Rob 2 Agenda Einführung
MehrHardware Programmierbare Logik
Hardware Programmierbare Logik Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2010/2011 Hardware Programmierbare Logik 1/23
MehrIHS2 Seminar. Simulation. Steffen Ostendorff
Simulation Steffen Ostendorff BlockM, R602, Tel: -1788 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Integrated HW/SW Systems Group 06 December 2010 Self-Organization 08 December 2010 1 Inhalt des Seminars
MehrProgrammierbare Logik CPLDs. Studienprojekt B Tammo van Lessen
Programmierbare Logik CPLDs Studienprojekt B Tammo van Lessen Gliederung Programmierbare Logik Verschiedene Typen Speichertechnologie Komplexe Programmierbare Logik System On a Chip Motivation Warum Programmierbare
MehrFPGA vs. Mikrocontroller. Agenda
FPGA vs. Mikrocontroller Name: Jan Becker Matrikelnummer: 546508 Agenda - Kurzvorstellung eines FPGAs - Komponenten eines FPGAs - Programmierung eines FPGAs - Kurzvorstellung eines Mikrocontrollers - Komponenten
MehrTeil 1: Digitale Logik
Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines
MehrIHS2 Praktikum. Zusatzfolien. Integrated HW/SW Systems Group. IHS2 Praktikum Zusatzfolien 2012 Self-Organization 20 April 2012 1
IHS2 Praktikum Zusatzfolien Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel 2012 Self-Organization 20 April 2012 1 Projektaufgabe des Seminars Grafische Bildausgabe an einem Monitor Erzeugen der Steuersignale
MehrIHS2 Seminar. Jorge Meza Zusebau R2082, Tel: -4128
Jorge Meza Zusebau R2082, Tel: -4128 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Integrated HW/SW Systems Group 14. Januar 2014 Self-Organization 14 January 2014 1 Nächster Termin Das letzte findet am
MehrProgrammierbare Logik mit GAL und CPLD. Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie von Christian Ellwein
Programmierbare Logik mit GAL und CPLD Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie von Christian Ellwein R.Oldenbourg Verlag München Wien 999 Inhaltsverzeichnis Vorwort..2.2..2.2.2.3.3.4
MehrÜbung Hardwareentwurf
Übung Hardwareentwurf Übung vom. Mai 25 Stefan Reichör HWE- 25- Slides7.tex (7. Mai 25) Überblick Finite Machines Moore FSM Mealy FSM Implementierung von FSMs in VHDL Xilinx Synthesetool Xilinx LUTs Übung
MehrEntwicklung integrierter HW/SW-Systeme Integrierte Hard- und Softwaresysteme 2 Seminar
Entwicklung integrierter HW/SW-Systeme Integrierte Hard- und Softwaresysteme 2 Seminar Jorge Meza jorge.meza@tu-ilmenau.de Zusebau R2082, Tel: -4128 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Integrated
MehrPraktikum Systementwurf mit VHDL HDL Design Lab
Praktikum Systementwurf mit VHDL HDL Design Lab Inhalt Kryptographie - Aufgaben VHDL - Konzepte Beispiel: 16 bit XOR Kryptographie - Aufgaben Geheimhaltung Integrität Authentifizierung Verbindlichkeit
MehrIntegrated HW/SW Systems Group IHS2 Seminar. 19 November 2009 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel
Simulation / VGA Ansteuerung 19 November 2009 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Self-Organization 19 November 2009 1 Inhalt Simulation Erstellen einer Testbench Einrichten der Simulation Durchführen
MehrDigital Design 5 Rechnergestützte Schaltungsentwicklung
5 Rechnergestützte Schaltungsentwicklung 5.1 Technologische Trends Richard Roth / FB Informatik und Mathematik Rechnergestützte Schaltungsentwicklung 1 Richard Roth / FB Informatik und Mathematik Rechnergestützte
MehrTeil 1: Digitale Logik
Teil 1: Digitale Logik Inhalt: Boolesche Algebra kombinatorische Logik sequentielle Logik kurzer Exkurs technologische Grundlagen programmierbare logische Bausteine 1 Tri-State Ausgangslogik Ausgang eines
MehrCOOL HASHING MIT FPGAS. Robert Bachran
COOL HASHING MIT FPGAS Robert Bachran Dresden, 16.1.2012 Einführung Grundlagen Kriterien für gute Hashverfahren Grundlagen FPGAs Hashverfahren auf FPGAs Skein auf FPGA Evolutionäre Hashverfahren Energiesparendes
MehrEntwicklung integrierter HW/SW-Systeme Integrierte Hard- und Softwaresysteme 2 Seminar
Entwicklung integrierter HW/SW-Systeme Integrierte Hard- und Softwaresysteme 2 Seminar Jorge Meza jorge.meza@tu-ilmenau.de Zusebau R2082, Tel: -4128 Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel Integrated
MehrASIC s (Application Specific Integrated Circuit)
6. Semester Hard- und Softwaretechnik ASIC s (Application Specific Integrated Circuit) Andreas Zbinden Gewerblich-Industrielle Berufsschule Bern, GIBB Zusammenfassung Das vorliegende Dokument zeigt eine
MehrGAL 16V8. 4. Laboreinheit - Hardwarepraktikum SS 2002 VCC / +5V. Eingang / Clock. 8 konfigurierbare Ausgangszellen. 8 Eingänge GND / 0V.
1. Versuch Programmierbare Logik 4. Laboreinheit - Hardwarepraktikum SS 2002 Am Beispiel des GAL16V8 und eines GAL Development Systems werden die Möglichkeiten und Einsatzgebiete von programmierbare Logikbausteine
MehrRechnerstrukturen, Teil 1
Rechnerstrukturen, Teil 1 Vorlesung 4 SWS WS 18/19 Prof. Dr. Jian- Jia Chen Fakultät für Informatik Technische Universität Dortmund jian- jia.chen@cs.uni-.de http://ls12- www.cs.tu-.de Übersicht 1. Organisatorisches
MehrF. Technologische Grundlagen
F. Technologische Grundlagen F.1. Einordnung Bisher: - wenige Schaltkreise pro Chip, - feste Verdrahtung. Nun: - Generischer Schaltkreis, - Löschen & programmieren, - Umfangreiche Funktionalität, - Einstellbare
MehrFPGA. Field Programmable Gate Array
FPGA Field Programmable Gate Array FPGA Was ist das? Das FPGA ist ein relativ neuer, programmierbarer Baustein, der zum Aufbau digitaler, logischer Schaltungen dient. Aufbau Ein FPGA besteht aus einzelnen
MehrAnalyse von Ansätzen zur Beschleunigung von SAT - Lösern durch dedizierte Hardware Komponenten
Analyse von Ansätzen zur Beschleunigung von SAT - Lösern durch dedizierte Hardware Komponenten E. Zenker 9. November 2011 1 / 28 Gliederung 1. Field Programmable Gate Array - FPGA 2. Satisfiability Testing
MehrProzessorarchitektur SS2017 Rahmenbedingungen zum Praktikum
Prozessorarchitektur SS2017 Rahmenbedingungen zum Praktikum Vater, Frank Frohberg, Max 26.04.2017 Agenda 1 Rahmenbedingungen für das Praktikum 2 Überblick Designprozess 3 Einführung in VHDL 4 Bearbeitung
Mehr5. Aufgabenblatt mit Lösungsvorschlag
Einführung in Computer Microsystems Sommersemester 2010 Wolfgang Heenes 5. Aufgabenblatt mit Lösungsvorschlag 19.05.2010 Aufgabe 1: Logik, Latch, Register Geben Sie für alle folgen reg-variablen an, ob
MehrDigitaltechnik II SS 2007
Digitaltechnik II SS 27 9. Vorlesung Klaus Kasper Inhalt Realisierung digitaler Systeme Nutzung isplever Automaten Moore-Automat Mealy-Automat Beispiel Übung Massenspeicher Digitaltechnik 2 2 Realisierung
MehrÜbersicht aktueller heterogener FPGA-SOCs
Fakultät Informatik, Institut für Technische Informatik, Professur VLSI-Entwurfssysteme, Diagnostik und Architektur Übersicht aktueller heterogener FPGA-SOCs Vortrag zum Lehrstuhlseminar Tilo Zschau tilo.zschau@mailbox.tu-dresden.de
MehrEHP Einführung Projekt A
Volker Dörsing EHP Einführung Projekt A email: doersing@uni-jena.de praktische Übung www: http://users.minet.uni-jena.de/~ehp-head Vorbereitung, Durchführung, Kolloquium Infos zur Veranstaltung, Versuchsanleitung
MehrAutomatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform
Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform Prof. Dr.-.-Ing.. Frank Kesel Fachhochschule Pforzheim Übersicht Vom Algorithmus zum Chip High-Level Synthese Anwendungsbeispiel
MehrConfigurable Embedded Systems
Configurable Embedded Systems Prof. Dr. Sven-Hendrik Voß Wintersemester 2017 Technische Informatik (Master), Semester 2 Termin 3, 23.10.2017 Seite 2 Zynq Design Flow Configurable Embedded Systems Wintersemester
MehrEchtzeitbildverarbeitung mit FPGAs. Feith Sensor to Image GmbH, Schongau Matthias Schaffland
Echtzeitbildverarbeitung mit FPGAs Feith Sensor to Image GmbH, Schongau Matthias Schaffland Feith Sensor to Image GmbH Gegründet 1989 als Bildverarbeitungs- Spezialist für kundenspezifische Komponenten
MehrZwischenbericht zum Projekt FPGA-Entwurfssystem
Zwischenbericht zum Projekt FPGA-Entwurfssystem Test und Integration von Synthese- und Layoutwerkzeugen für den FPGA-Entwurf Steffen, M.; Herrmann, P.; Möhrke, U.; Spruth, W.G. Universität Leipzig Augustusplatz
MehrOutline Logik Speicher Synthese Signale/Variablen Packages Generische Designs. Basics. Marc Reichenbach
Basics Marc Reichenbach Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 06/14 1 / 45 Gliederung Kombinatorische Logik Speicher (Latch, DFF, Register) Synthese Signale/Variablen Packages
MehrSOC - System on a Chip
SOC - System on a Chip Was ist das und wofür sind sie gut? HS Düsseldorf Technische Informatik Prof. Dr.-Ing. Ulrich Schaarschmidt Maximilian Roitzheim Matrikelnummer: 639071 Wintersemester 17/18 Inhaltsverzeichnis
MehrHardware Praktikum 2008
HaPra 2008 - Versuchsreihe 5 - ALU Hardware Praktikum 2008 Prof. Dr. H.-J. Wunderlich Dipl.-Inf. M. Imhof Dipl.-Inf. S. Holst Agenda Die HaPra-CPU Eine kleine Übersicht VHDL Projekt-Organisation Entwurf
MehrOutline Schieberegister Multiplexer Zähler Addierer. Rechenschaltungen. Marc Reichenbach und Michael Schmidt
Rechenschaltungen Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 22 Gliederung Schieberegister Multiplexer Zähler Addierer 2 / 22 Schieberegister
MehrIuK-Projekt am Institut für Mikroelektronik und Eingebettete Systeme. Prof. Dr.-Ing. Peter Schulz Sommersemester 2013
am Institut für Mikroelektronik und Eingebettete Systeme Sommersemester 2013 1 Das Institut imes bietet ein fortlaufendes Mechatronik-Projekt an. Der Einstieg ist semesterweise möglich. Die Laufzeit aus
MehrEmulation und Rapid Prototyping. Hw-Sw-Co-Design
Emulation und Rapid Prototyping Hw-Sw-Co-Design Simulation von komplexen ICs Design level Description language Primitives Simulation time (instructions/cycle) Algorithm HLL Instruction sets 10-100 Architecture
MehrEmulation und Rapid Prototyping
Emulation und Rapid Prototyping Hw-Sw-Co-Design Simulation von komplexen ICs Design level Description language Primitives Simulation time (instructions/cycle) Algorithm HLL Instruction sets 10-100 Architecture
MehrProf. Dr.-Ing. Peter Schulz
Wahlpflichtfächer für Antriebe und Automation Motivation: Antriebe Antriebssysteme enthalten Mess- und Regelkreise, z.b.: - Drehzahlmessung und -regelung - Positionserfassung und -regelung - Verschleißmessung
MehrD. Programmierbare Logik
D. Programmierbare Logik Bisher: - wenige Schaltkreise pro Chip, - feste Verdrahtung. Nun: - Generischer Schaltkreis, - Löschen & programmieren, - Umfangreiche Funktionalität, - Einstellbare Logikfunktionen,
MehrOutline Automaten FSM Synthesis FSM in VHDL FSM auf FPGA. State Machines. Marc Reichenbach und Michael Schmidt
State Machines Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 34 Gliederung Endliche Automaten Automaten Synthese FSM Beschreibung in VHDL
MehrEntwurfsmethodik für rekonfigurierbare Mixed-Signal-ICs
Entwurfsmethodik für rekonfigurierbare Mixed-Signal-ICs Abschlußvortrag zum gleichnamigen Forschungsprojekt Prof. Dr.-Ing. T. Harriehausen 27.11.2002 E-Mail: Th.Harriehausen@FH-Wolfenbuettel.DE WWW: Public.RZ.FH-Wolfenbuettel.DE\fb\e\~harrieha\vl
MehrTechnische Informatik 1 Rechnerorganisation (RO)
Technische Informatik 1 Rechnerorganisation (RO) Dr.-Ing. Heinz-Dietrich Wuttke H.-D. Wuttke `13 10.10.2013 www.tu-ilmenau.de/iks 1 Hier fanden Sie uns: nun Informatikgebäude, EG, Sekretariat Zi. 1031
MehrTechnische Universität Ilmenau
Technische Universität Ilmenau Hier finden Sie uns: Informatikgebäude, 2. Etage, Sekretariat Zi. 215 Lehre und Forschung im Fachgebiet Integrierte Hard- und Softwaresysteme Prof. Dr.-Ing. habil. Andreas
MehrEntwurf und Validierung paralleler Systeme
TECHNISCHE UNIVERSITÄT ILMENAU Entwurf und Validierung paralleler Systeme Integrated Hard- and Software Systems http://www.tu-ilmenau.de\ihs 06.05.2008 Sommersemester 2008 Projektseminar Andreas Mitschele-Thiel
Mehr4.Vorlesung Rechnerorganisation
Mario.Trams@informatik.tu-chemnitz.de, 22. April 2004 1 Inhalt: 4.Vorlesung Rechnerorganisation technischer Hintergrund der von uns verwendeten Experimentierhardware kurze Einführung in das Altera Entwicklungssystem
MehrSemestralklausur Einführung in Computer Microsystems
Semestralklausur Einführung in Computer Microsystems 07. Juli 2008 Dr.-Ing. Wolfgang Heenes Name (Nachname, Vorname) Matrikelnummer Unterschrift Prüfung Bitte ankreuzen Anzahl abgegebene Zusatzblätter:
MehrWillkommen. Programmierung (MGP) von FPGAs. zur Präsentation
Willkommen zur Präsentation Modulare Grafische Programmierung (MGP) von FPGAs Dr.-Ing. J. Pospiech AVT GmbH Ilmenau Am Hammergrund 1 98693 Ilmenau Tel: +49 (0)3677 / 64 79 0 Fax: +49 (0)3677 / 64 79 69
MehrVerilog Hardware Description Language (HDL)
Elektrotechnik Intelligent Systems Design Verilog Hardware Description Language (HDL) Einführung Prof. Dr.-Ing. Michael Karagounis Sommersemester 2016 HDL Konzept Was ist eine Hardwarebeschreibungssprache?
MehrEntwurf von digitalen Schaltungen und Systemen mit HDLsundFPGAs
Entwurf von digitalen Schaltungen und Systemen mit HDLsundFPGAs Einführung mit VHDL und SystemC von Prof. Dr.-Ing. Frank Kesel und Dr. Rüben Bartholomä 2., korrigierte Auflage Oldenbourg Verlag München
MehrF Programmierbare Logikbausteine
1 Einordnung Ebene 6 Problemorientierte Sprache Ebene 5 Assemblersprache F Programmierbare Logikbausteine Ebene 4 Ebene 3 Ebene 2 Ebene 1 Betriebssystem ISA (Instruction Set Architecture) Mikroarchitektur
MehrAnalyse von Ansätzen zur Beschleunigung von SAT - Lösern durch dedizierte Hardware Komponenten
Analyse von Ansätzen zur Beschleunigung von SAT - Lösern durch dedizierte Hardware Komponenten E. Zenker 24. Februar 2011 1 / 20 Gliederung 1. Satisfiability Testing 2. FPGAs 3. Aktuelle Hardware SAT Solver
MehrImplementation des SIS18 BPM Designs
Implementation des SIS8 BPM Designs Vortrag zum SD-Gruppenseminar am 4.. Von Kevin Lang Überblick Upgrade des BPM System am SIS8 Sonden und Elektronik Was wird ersetzt, bzw. kommt neu dazu Libera Inside
MehrLaborübung 3. Latches, Flipflops, Counter
Laborübung 3 Latches, Flipflops, Counter Teil 1 Abbildung 1 zeigt den Schaltkreis eines gated D-Latches. In Listing 1 wird exemplarisch ein Stück VHDL-Code vorgestellt, der den abgebildeten Schaltkreis
MehrLösungsvorschlag 1. Übung Technische Grundlagen der Informatik II Sommersemester 2009
Fachgebiet Rechnerarchitektur Fachbereich Informatik Aufgabe 1.1: Verilog Lösungsvorschlag 1. Übung Technische Grundlagen der Informatik II Sommersemester 2009 a) Wie können Werte an Wire-Variablen zugewiesen
MehrHardware Praktikum 2008
HaPra 2008 - Versuchsreihe 4 - Aufbau eines Volladdierers Hardware Praktikum 2008 Prof. Dr. H.-J. Wunderlich Dipl.-Inf. M. Imhof Dipl.-Inf. S. Holst Übersicht Entwurfsablauf Diskreter Aufbau Rechnergestützter
MehrInstitut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik Universität Rostock.
Seite 1 Optimierung der Verbindungsstrukturen in Digitalen Neuronalen Netzwerken Workshop on Biologically Inspired Methods on Modelling and Design of Circuits and Systems 5.10.2001 in Ilmenau, Germany
MehrAVT Spartan-3E Development Kit AVT DK S3E-500 (V1.0) 21.05.2008
AVT Spartan-3E Development Kit Kurzbeschreibung AVT DK S3E-500 (V1.0) 21.05.2008 Inhaltsverzeichnis Kapitel 1: Kapitel 2: Einführung Komponenten und Eigenschaften AVT Spartan-3E Development Kit Benutzerhandbuch
MehrEntwurf eines FPGA-Cores zur Simulationsbeschleunigung zeitkontinuierlicher Modelle im HiL Kontext
Entwurf eines FPGA-Cores zur Simulationsbeschleunigung zeitkontinuierlicher Modelle im HiL Kontext Till Fischer 03.11.2011 FZI Forschungszentrum Informatik Embedded Systems & Sensors Engineering (ESS)
MehrF Programmierbare Logikbausteine
1 Einordnung Ebene 6 Problemorientierte Sprache Ebene 5 Assemblersprache F Programmierbare Logikbausteine Ebene 4 Ebene 3 Ebene 2 Ebene 1 Betriebssystem ISA (Instruction Set Architecture) Mikroarchitektur
Mehr13 Programmierbare Speicher- und Logikbausteine
13 Programmierbare Speicher- und Logikbausteine Speicherung einer Tabelle (Programm) Read Only Memory (ROM) Festwertspeicher Nichtflüchtig Nichtlöschbar: ROM PROM bzw. OTP-ROM Anwender programmierbares
MehrSoftware- und Systementwicklung
Software- und Systementwicklung Seminar: Designing for Privacy 11.11.2009 Moritz Vossenberg Inhalt Vorgehensmodelle Wasserfallmodell V-Modell Phasen (Pflichtenheft) UML Klassendiagramm Sequenzdiagramm
MehrReduzierung der Zykluszeiten von Pincheck- und Hochspannungsprüfungen für Automotive-Steckverbinder unter Verwendung modularer NI-FPGA-Technologie
Reduzierung der Zykluszeiten von Pincheck- und Hochspannungsprüfungen für Automotive-Steckverbinder unter Verwendung modularer NI-FPGA-Technologie Herbert Pichlik Tobias Postler Matthias Thüringer hpichlik@papp-gruppe.de
MehrDigitales Hardwaredesign mit VHDL und FPGAs
TAE Technische Akademie Esslingen Ihr Partner für Weiterbildung In Zusammenarbeit mit dem VDE-Bezirksverein Württemberg e.v. (VDE) Maschinenbau, Fahrzeugtechnik und Tribologie Mechatronik und Automatisierungstechnik
MehrRealisierung einer 32'768-Punkt-FFT für 2 GBytes/s Datenrate auf einem FPGA
Realisierung einer 32'768-Punkt-FFT für 2 GBytes/s Datenrate auf einem FPGA Mentor User Conference 2004 - Würzburg Michael Pichler, m.pichler@zma.ch Dino Zardet, d.zardet@zma.ch Prof. Karl Schenk, k.schenk@zma.ch
MehrOpen Source - Mikrokontroller für Mixed Signal ASIC
Open Source - Mikrokontroller für Mixed Signal ASIC Embedded Computing Conference 30. August 2011 Michael Roth Ablauf Vorstellung IME Motivation Vorstellung einiger OpenSource Mikrokontroller Evaluation
MehrFPGA - aktuelle Bausteine und ihre Anwendungen von Altera
FPGA - aktuelle Bausteine und ihre Anwendungen von Altera T E C H N I S C H E I N F O R M A T I K P R Ä S E N T A T I O N 1 8. 0 1. 2 0 1 8 B E R N H A R D S A N G M A T R I K E L N U M M E R : 6 4 0 3
MehrRechnerstrukturen, Teil 1. Vorlesung 4 SWS WS 14/15
Rechnerstrukturen, Teil 1 Vorlesung 4 SWS WS 14/15 Prof. Dr Jian-Jia Chen Dr. Lars Hildebrand Fakultät für Informatik Technische Universität Dortmund lars.hildebrand@tu-.de http://ls1-www.cs.tu-.de Übersicht
MehrProgrammierbare Logikbauelemente
Programmierbare Logikbauelemente Architekturen und Anwendungen von Axel Sikora mit 148 Bildern und 31 Tabellen HANSER Grundlagen 13 1.1 Einführung 13 1.2 Grundlagen digitaler Schaltungen 15 1.2.1 Grandlagen
MehrLösung 2.1 PROM - Dual-zu-Siebensegmentdecoder
Lösung 2. PROM - Dual-zu-Siebensegmentdecoder Die Ziffern bzw. Buchstaben sollen auf der Siebensegmentanzeige gemäß der Abbildung dargestellt werden: 0 2 3 4 5 6 7 8 9 0 2 3 4 5 Die Ansteuerung der Leuchtsegmente
MehrMartin V. Künzli Marcel Meli. Vom Gatter zu VHDL. Eine Einführung in die Digitaltechnik. : iasms!wil5i-8sb*l!f. 3. Auflage. zh aw
Martin V. Künzli Marcel Meli Vom Gatter zu VHDL Eine Einführung in die Digitaltechnik : iasms!wil5i-8sb*l!f 3. Auflage zh aw Inhaltsverzeichnis 1. Begriffe und Definitionen 1 1.1 Logische Zustände 1 1.2
MehrMichael Engel GI-Fachgruppentreffen Betriebssysteme Wiesbaden, 11. März 2008
Arbeitsgruppe Eingebettete Systemsoftware TU Dortmund Lehrstuhl Systemarchitektur Universität Karlsruhe Michael Engel GI-Fachgruppentreffen Betriebssysteme Wiesbaden, 11. März 2008 Michael Engel
MehrSoftware-Engineering
Software-Engineering Problemdefinition Anforderungen an SW-Produkte Software-Lebenszyklus Steht am Anfang des SW-Lebenszyklus Stellt den Auftrag zur Entwicklung eines SW- Produktes dar Anforderungsanalyse
MehrProgrammierbare Logik
Programmierbare Logik Programmierung Input PLD Programmable Logic Device Output Liers - PEG-Vorlesung WS2000/2001 - Institut für Informatik - FU Berlin 1 /X X Grundgedanke Input Matrix Logikverknüpfung
MehrBasics. Marc Reichenbach und Michael Schmidt 05/11. Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg
Basics Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 45 Gliederung Kombinatorische Logik Speicher (Latch, DFF, Register) Synthese Signale/Variablen
MehrOutline Schieberegister Multiplexer Barrel-Shifter Zähler Addierer. Rechenschaltungen 1. Marc Reichenbach
Rechenschaltungen 1 Marc Reichenbach Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 06/14 1 / 32 Gliederung Schieberegister Multiplexer Barrel-Shifter Zähler Addierer 2 / 32 Schieberegister
Mehr5 Zusammengesetzte und reguläre Schaltungsstrukturen
5 Zusammengesetzte und reguläre Schaltungsstrukturen regelmäßig aufgebaute (reguläre) Schaltungsstrukturen implementieren jeweils eine größere Zahl an Gatterfunktionen wichtigste Vertreter: Speicher, programmierbare
MehrOutline Addierer Multiplizierer Block RAM. Rechenschaltungen 2. Marc Reichenbach und Michael Schmidt
Rechenschaltungen 2 Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 06/12 1 / 36 Gliederung Addierer (Fortsetzung) Multiplizierer Block RAM 2 / 36 Problem
MehrHigh Performance Embedded Processors
High Performance Embedded Processors Matthias Schwarz Hardware-Software-Co-Design Universität Erlangen-Nürnberg martin.rustler@e-technik.stud.uni-erlangen.de matthias.schwarz@e-technik.stud.uni-erlangen.de
MehrSpartan-II 2,5V Familie FPGAs
- 1 - Spartan-II 2,5V Familie FPGAs Proseminar FPGAs SS 2003 1. Einfuehrung 2. Architektur 2.1 Ein-/Ausgabe Block 2.2 Konfigurierbare Logik Block (CLB) 2.3 Programmierbare Routing Matrix (PRM) 2.4 Block
MehrTechnische Grundlagen der Informatik Kapitel 5. Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt
Technische Grundlagen der Informatik Kapitel 5 Prof. Dr. Sorin A. Huss Fachbereich Informatik TU Darmstadt Kapitel 5: Themen Speicherarchitekturen RAM-, ROM-Speicher Flash-Speicher Logikimplementierung
MehrIntegrierte Schaltungen
Integrierte Schaltungen Klassen von Chips: SSI (Small Scale Integrated) circuit: 1 bis 10 Gatter MSI (Medium Scale Integrated) circuit: 10 bis 100 Gatter LSI (Large Scale Integrated) circuit: 100 bis 100
MehrLehrstuhl für Informatik 12 (Hardware-Software-Co-Design) Friedrich-Alexander-Universität Erlangen-Nürnberg Prof. Dr.-Ing. J.
Lehrstuhl für Informatik 12 (Hardware-Software-Co-Design) 1 Gliederung Hardware-Software-Co-Design: Entwurf eingebetteter Systeme Beispiele und Anwendungen: wachsende Komplexität zukünftiger elektronischer
MehrSystem-on-chip Car. Übungsblatt 1. Bearbeitung bis spätestens 9. Mai 2008, Demonstration im Labor Bearbeitungszeit: 3 Wochen
System-on-chip Car Übungsblatt 1 Bearbeitung bis spätestens 9. Mai 2008, Demonstration im Labor Bearbeitungszeit: 3 Wochen Die folgenden Quellen sind für die Bearbeitung der Aufgaben hilfreich. Gunther
MehrAnwenderprogrammierbare
4. Einteilung der Programmiertechnologien Programmable logic device (PLD) Field programmable gate array (FPGA) Zusammenfassende Bewertung S. A. Huss / Folie 4-1 Einteilung der Programmiertechnologien Programmierung
MehrVorlesungsprüfung aus. Digitales Design. 2. Juni 2015
Vorlesungsprüfung aus igitales esign 2. Juni 25 ie Arbeitszeit beträgt,5 Stunden. Als Hilfsmittel sind ausnahmslos Schreibzeug, Lineal und (nicht programmierbarer) Taschenrechner erlaubt. Schreiben Sie
Mehr