DynaCORE-Coprozessor Coprozessor und seine NP-Anbindung

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Edmund Dresdner
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1 DynaCORE-Coprozessor Coprozessor und seine NP-Anbindung R. Koch, J. Foag,, C. Albrecht, R. Hagenau,, E. Maehle Direktor: Prof. Dr.-Ing. E. Maehle I T I Bad Driburg, 2. Juli 2004

2 Überblick Motivation Ansatz Netzwerkprozessor DynaCORE Anbindung an Netzwerkprozessor Architektur Dispatcher Rekonfigurationsmanager Abschätzungen Zusammenfassung und Ausblick 2

3 Motivation: VLSI-Netzwerkkomponenten General-Purpose-Prozessoren (GPP) ASICs Netzwerkprozessoren (NP) Vorteile: Durchsatzraten OC-48 / OC-192 Flexibilität (SW-Implementierung) HW-Beschleuniger für standardisierte Funktionalitäten Skalierbarkeit Nachteile: beschränkte SW-Performance Durchsatz: Architekturabhängigkeit Inflexibilität (komplexe Funktionalitäten) Komplexes Handling/Tooling Flexibilität GPP NP Performance NP +rekonf.hw NP +HW ASIC Ansatz: NP + rekonfigurierbare HW 3

Skalierbarkeit Nachteile: beschränkte SW-Performance Durchsatz: Architekturabhängigkeit Inflexibilität (komplexe

4 Ziel: Ansatz: DynaCORE Dynamically adaptable COprocessor based on REconfiguration Effizientes Auslagern komplexer Funktionalität Flexibilität, Adaptierbarkeit Netzwerkpakete Netzwerkprozessor einzukoppelnde Daten ausgekoppelte Daten DynaCORE rekonfigurierbare Funktionseinheiten Rekonfigurationsmanager HA Dispatcher HA HA Netzwerkpakete 4 (HA: Hardware-Assist)

Netzwerkpakete Netzwerkprozessor einzukoppelnde Daten ausgekoppelte Daten DynaCORE

5 Netzwerkprozessor Beispiel: Intel IXP2400 Fast Path Special-Purpose-Microengines (ME) Next Neighbour Slow Path Control-Point: General-Purpose-Prozessor Schnittstellen Media Interface Switch Fabric Back Plane Speicher PCI Bus RAM Interface Micro Engine Micro Engine Micro Engine Micro Engine Receive Transmit XScale Micro Engine Micro Engine Micro Engine Micro Engine RAM Interface 5

Switch Fabric Back Plane Speicher PCI Bus RAM Interface Micro Engine Micro Engine Micro Engine

6 DynaCORE NP-Anbindung Entwicklungsplattform IXDP Netzwerkprozessoren IXP GbE-Netzwerkschnittstellen Loopback als Switch Fabric PCI-Bus über PMC-Slot zugänglich Media Interfaces Ingress Processor IXP2400 Switch Fabric If. Loopback PCI Bus Egress Processor IXP2400 IXDP2400 6

Switch Fabric PCI-Bus über PMC-Slot zugänglich Media Interfaces Ingress

7 DynaCORE NP-Anbindung Alternativ Anbindung über PCI Bus Switch Fabric Media Interface Ingress Processor IXP2400 Media Interfaces Switch Fabric If. PCI Bus Egress Processor IXP2400 IXDP2400 DynaCORE Media Interfaces Media Interfaces Switch Fabric If. Switch Fabric If. Ingress Processor IXP2400 PCI Bus Egress Processor IXP2400 Ingress Processor IXP2400 Loopback Loopback PCI Bus Egress Processor IXP2400 IXDP2400 IXDP2400 DynaCORE DynaCORE 7

PCI Bus Egress Processor IXP2400 IXDP2400 DynaCORE Media Interfaces Media Interfaces Switch Fabric If.

8 DynaCORE FPGA-Board Alpha Data ADM-XPL FPGA-Board Xilinx Virtex-II Pro (XC2VP30) 2 Embedded PowerPC 405 Cores 53 kbyte distrib. SelectRAM 306 kbyte Block SelectRAM 64 MB DRAM 4 MB SRAM Konnektivität PCI-Bridge (2 DMA-Kanäle) PMC-Interface Softwareunterstützung SDK mit C-API für Linux 8

SelectRAM 306 kbyte Block SelectRAM 64 MB DRAM 4 MB SRAM Konnektivität

9 DynaCORE Architekturentwurf Direct Slave FSM Dispatcher Rekonfig. Manager VHDL-Modell Demand-mode DMA FSM 0 Demand-mode DMA FSM 1 Stage 1 Stage 2 Stage 3 Stage 4 Receive Control Process. Initiation Result Store Transm. Control Stage 0 Stage 1 Stage 2 Stage 3 Stage 4 Input DataRAM Output DataRAM Mux HA 0 Demux I/O PCI/PMC RFIFO Demux Mux HA 1 Demux Mux TFIFO Mux HA n Demux 9

4 Receive Control Process. Initiation Result Store Transm.

10 Kontextverwaltung im NP Kontrollwort vorweg DynaCORE Architekturentwurf Context-ID Anfang/Ende Parametrisierung (Metakommandos an DynaCORE) Statusmeldungen DynaCORE an NP Systemtakt PCI clock: 66 MHz Digital Clock Manager interne Taktvervielfachung 66 MHz Receive FIFO HA 0 HA 1 HA n 264 MHz Transmit FIFO 66 MHz 10

Statusmeldungen DynaCORE an NP Systemtakt PCI clock: 66 MHz Digital Clock

11 DynaCORE Dispatcher Aufgaben Klassifikation Distribution Modellanforderungen hoher Abtraktionsgrad hierarchischer Aufbau ereignisgesteuert (event-driven) parallele Verarbeitung... Dispatcher HAs Transmit Regelbasiertes Modell mittels RERAL (Rule-based Eventdriven Routing Algorithm Language) (DFG-Projekt MA1412/3) 11

12 Algorithmenbeispiele Round Robin Load balancing DynaCORE Dispatcher -- Round Robin VARIABLE next(typeofprocessing) IN 0..nTOP; ON in_message(top) IF EXISTS i IN ALL_HA: Type(i) = TOP THEN!dispatch(TOP,next(TOP)), next(top) <- next(top) +1; -- HA existiert nicht DEFAULT!reconfigure(TOP),!dispatch(TOP,standbyQueue); END in_message -- lastbalancierter Ansatz ON in_message(top) -- Zuteilung auf HA mit minimaler Last IF EXISTS i IN ALL_HA: Type(i) = TOP AND FORALL j IN ALL_HA: Type(j) = TOP AND load(j) <= load(i) THEN!dispatch(TOP,i); -- HA existiert nicht DEFAULT!reconfigure(TOP),!dispatch(TOP,standbyQueue); END in_message 12

13 DynaCORE Rekonfigurationsmanager Analyse des Verkehrsprofils Beobachtung der DynaCORE-Auslastung Informationen von NP Entscheidung über Ein- und Auslagerung von HAs Hardware- oder Softwarelösung für angeforderte Verarbeitung Implementierung in Software für PowerPC-Core 13

Entscheidung über Ein- und Auslagerung von HAs Hardware- oder

14 LOADONBYPASFAULT ONBATT ESC DynaCORE IP-Cores Cores/Anwendungsszenarien Kryptographische Algorithmen DES / Triple-DES (z. B. für IPsec) RSA Textmustererkennung Network Intrusion Detection (NID) Content Based Switching 3DES Internet Anwendungen Web- Server Internet Authentifizierungserver - Server Provider VPN Server, Gateway NID Privates Firmennetz 14

für IPsec) RSA Textmustererkennung Network Intrusion Detection (NID) Content Based

15 Anbindung DynaCORE NP Abschätzungen Bandbreite: 213 Mb/s Latenz: 3,1 ms Zusätzliche NP-Verarbeitung: ~30 µs DES-Referenzcore von Xilinx Verzögerung: 48 / 144 Zyklen Durchsatz DES: 352 Mb/s (vgl. Intel IXP 425: 70 Mb/s) Flächenbedarf: ca CLBs 15

DES-Referenzcore von Xilinx Verzögerung: 48 / 144 Zyklen

16 Abschätzungen HAs Statischer Bereich I/O I/O 16

17 Kooperation/Veröffentlichungen Projektkooperation TU Berlin, und Mikroelektronik, Prof. Dr.-Ing. G. Hommel Verkehrsprofilanalyse Rekonfigurationsmanagement (Methodik, Strategien, Bewertung, ) Veröffentlichungen: Maehle, E.; Albrecht, C; Hagenau, R.: Dynamically Reconfigurable Coprocessor for Network Processors. Proc. Work in Progress Session, 29th EUROMICRO Conference and EUROMICRO Symposium on Digital System Design 2003, Institute of System Science, University of Linz, Linz, Austria 2003 Foag, J.; Koch, R.: Architecture Conception of a Reconfigurable Network Coprocessor Platform (DynaCore) for Flexible Task Offloading. Advanced Networking and Communications Hardware Workshop (ANCHOR) 2004, Munich, Koch, R.; Foag J.: Characterising Processing Tasks for Offloading to a Reconfigurable Coprocessor. Submitted to Workshop on Application Specific Processors (WASP 2004) 17

: Dynamically Reconfigurable Coprocessor for Network Proce

18 Zusammenfassung Zusammenfassung und Ausblick Beschleunigung und Flexibilitätsgewinn durch rekonfigurierbare Zusatzhardware Generische NP-Anbindung DynaCORE-Architektur Regelbasierte Modellierung des Dispatchers Ausblick Implementierung als Network-on-Chip Modellierung des Dispatchers Verkehrstatistiken/Dienstenutzungprofil Entwurf/Simulation Rekonfigurationsmanager 18

Modellierung des Dispatchers Ausblick Implementierung als Network-on-Chip Modellierung des

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