Elektronische Grundlagen (Praktikum)

Transkript

1 Elektronische Grundlagen (Praktikum) Protokoll: Versuch E10 - Mikroprozessor Grundlagenversuch (Z 80) Tobias Blaschke Christian Darius Thomas Thüm Frederik Dornemann Versuchsdurchführung:

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3 Inhaltsverzeichnis 1 Lösung der Vorbereitungsaufgaben Aufgabe Aufgabe Aufgabe Aufgabe Aufgabe Aufgabe Aufgabe Aufgabe Aufgabe Aufgabe

4 1 Lösung der Vorbereitungsaufgaben 1.1 Was ist ein Maschienenzyklus? Ein Maschinenzyklus ist die Gesamtzahl von Taktzyklen die für eine Grundfunktion benötigt werden. Der Z 80 beinhaltet folgende Grundfunktionen: Befehlskodelesen (M1-Zyklus) Speicherlesen Speicherschreiben I/O-Lesen I/O-Schreiben Interruptbestätigung CPU-interne Operation Aus diesen Grundfunktionen beziehungsweise Maschinenzyklen setzen sich Befehls- oder Instruktionszyklen zusammen. Jeder Instruktionszyklus beginnt mit einem Lesen eines Befehlskodes, dem sogenannten M1-Zyklus. Mit jedem M1-Zyklus wird das Steuersignal (S1) ausgesendet, um den kontinuierlichen Refresh zu sichern. Jede Grundfunktion dauert drei bis sechs Taktperioden. Insbesondere dauert ein M1-Zyklus vier, wenn keine WAIT-Zustände zur Synchronisation eingeschoben wurden, jedoch maximal sechs Takte. 1.2 Beschreiben Sie die Registerstruktur der Z 80 CPU und erläutern Sie die Besonderheiten und Verwendungsgmöglichkeiten der Register Der Z 80 arbeitet vorwiegend mit 8-Bit-Wörtern. Dem entsprechend sind die meisten Register 8 Bit groß. Da jedoch zum Ansprechen der Speicherstellen 256 verschiedene Adressen nicht ausreichen, sind die Adressregister 16 Bit groß. Die Register der Z 80 CPU lassen sich in drei Gruppen unterteilen (s. Abbildung 1), die im folgenden beschrieben werden sollen. Der Hauptregistersatz enthält acht 8-Bit-Register, die zum Speichern von Daten verwendet werden. Der Akkumulator A enthält das Ergebnis von arithmetischen und logischen Operationen. Im Flagregister F hingegen werden Informationen über die letzte Berechnung gespeichert. So zum Beispiel, ob das Ergebnis der letzten Operation Null ist. Diese Flags sind notwendig um Befehle wie JZ (jump zero) zu realisieren. Die restlichen sechs 4

5 Abbildung 1: Registeranordnung der Z 80 CPU Register haben keine speziellen Funktionen und können vom Programmierer genutzt werden. Es sei angemerkt, dass diese Register auch paarweise (BC, DE oder HL) als 16-Bit-Register für 16-Bit-Operationen verwendet werden können. Der Tauschregistersatz ist identisch zum Hauptregistersatz aufgebaut und kann analog verwendet werden. Damit wird die Möglichkeit eröffnet, die aktuellen Berechnungen für zeitkritische Befehle zu unterbrechen und anschließend ohne zusätzlichen Aufwand fortzuführen. Dadurch kann enorm Zeit gespart werden, wenn man sich vorstellt, dass bei einem Interrupt alle acht Register auf den Stack geschoben werden und anschließend wieder geladen werden müssten. Diese Prozedur würde beispielsweise auch ablaufen, wenn die Interruptroutine nur einen Interruptreturn enthält. Um fortlaufende Berechnungen zu realisieren, existieren zusätzlich sechs Spezial-Register. Der Programmzähler PC (Programm Counter) enthält die 16-Bit-Adresse des gerade ausgeführten Befehls und wird während dessen inkrementiert. Da sich einige Befehle über mehrere Bytes erstrecken, wird der Programmzähler unter Umständen auch mehrfach inkrementiert. Bei einem Sprung wird er mit der Sprungadresse überschrieben. Um bei Unterprogrammen Registerinhalte vor dem Überschreiben zu sichern, wird ein Stapel (Stack) verwendet. Der Stapelzeiger SP (Stack Pointer) gibt die 16-Bit-Adresse im Speicher an, an der das oberste Element liegt. Ein Stapel wird nach dem LIFO- Prinzip (Last-In-First-Out) betrieben, das heißt es beim Einfügen werden die Wörter oben auf dem Stapel abgelegt und beim Auslesen von oben wieder entfernt. Dadurch werden zuletzt eingefügte Elemente als nächstes ausgegeben. 5

6 Der Sinn der Indexregister ist für den Autor zu abstrakt. Das Interruptvektorregister I wird nur in der Interruptbetriebsart IM2 benötigt und enthält die höherwertigen 8-Bit für die 16-Bit-Adressierung. Die niederwertigen Bits werden direkt vom interruptanfordenden Peripheriegerät geliefert. Der Datenerhalt in dynamischen Schreib-Lese-Speichern erfordert ein ständiges Auffrischen der Daten durch Lesen aller Zeilen der Speicher in einem bestimmten Zeitabstand. Das Refreshregister R ist 7-Bit breit und wird bei jeder neuen Instruktion inkrementiert. Es wird als Zähler der M1-Zyklen benutzt. Die Daten des Refreshzählers werden jeder Adresse hinzugefügt und in Kombination mit einem Refreshsteuersignal (RFSH) werden die Zeilen im Speicher ohne Beeinflussung der aktuellen Berechnungen gelesen. 1.3 Wonach werden Daten- und Befehlsbytes unterschieden? Die Datenbytes werden verarbeitet und die Befehlsbytes geben an, wie die Daten verarbeitet werden sollen. Die Daten werden nicht nur gelesen, sondern auch ausgegeben und gespeichert, falls dies erforderlich/gewünscht ist. Daten- und Befehlsbytes liegen im Speicher gleichermaßen in ihrer Binärdarstellung vor. Für ein sinnvolles Verarbeiten der Informationen ist die CPU zuständig. Wie bereits in Aufgabe 1 beschrieben, beginnt jeder Befehlszyklus mit dem Lesen eines Operationsbefehls. Das heißt, das Byte im Speicher auf das der Programmzähler beim Starten eines Interrupts zeigt, muss ein Befehlsbyte sein. Dieser Befehl wird von der CPU gedeutet. Jeder Befehl enthält eine Information darüber, ob weitere Bytes zu diesem Befehl gehören und wenn ja was sie für Daten oder Befehle enthalten. Beispielsweise ist es denkbar, dass dem Befehl nur eine Konstante folgt, die in ein Register geladen werden soll. In dem Fall wird genau noch ein Byte eingelesen und der Programmzähler landet auf der nächsten Position, an welcher sich wieder ein Befehlsbyte befindet. Ist der voherige Befehl abgearbeitet, wird bei dem neuen fortgefahren wie beschrieben. Es kann also ein Bitfehler in einem Befehlsbyte fatale Folgen für die weitere Programmausführung haben, weil möglicherweise der nächste Befehl an einer Stelle ausgelesen wird, wo eigentlich ein Datenbyte steht. 1.4 Erläutern Sie die Aufgaben der Steuersignale der Z 80 CPU! M1 (Machinenzyklus) Dieses Steuersignal der CPU dient zur Kennzeichnung der Befehlsholezyklen. Darüber hinaus nimmt es in Verbindung mit dem aktiven Zustand des lorq-signals die Interruptquittierung vor. 6

7 Clock Der Systemtakt dient zur Synchronisation der meisten internen Abläufe der Z80 CPU. Durch die Taktung der Abläufe kann die Geschwindigkeit der CPU erhöht werden, da mehrere Prozesse zeitversetzt starten können. Wait Dieses Signal gestattet die Einfügung von Wartezuständen in die Schreib- und Lesezyklen der CPU mit dem Speicher und den Ein-/Ausgabe-Einheiten. Somit wird eine Synchronisation der Z80 CPU mit langsamen Einheiten ermöglicht. Reset Das Reset-Signal hat die Aufgabe, den Prozessor in einen Anfangszustand zu bringen. Es erfolgt ein Rücksetzen und eine Anfangsinitialisierung der CPU. Hierzu muss das Signal mindestens drei Taktzustände aktiv sein. Dabei werden der Programmzähler, die Interrupt-Freigabe-Flip-Flops, sowie die Register I und R zurückgesetzt (=0). Während des Rücksetzens gehen der Adressbus und der Datenbus in den hochohmigen sowie die Steuersignalausgänge in ihre inaktiven Zustände. Somit wird kein Refresh durchgeführt. BusRQ bringt Adress-, Daten- und Steuerbus-Signale in den hochohmigen Zustand, so dass externe Schaltungen diese Leitungen benutzen können. MREQ Das Memory Request-Signal zeigt eine Speicheroperation der CPU (Schreiben, Lesen oder Befehlsholen) an. IORQ Dieses Steuersignal kennzeichnet den Datenverkehr zwischen Prozessor und dem durch den Adressbus (meist A0... A7) adressierten Ein-/Ausgabe-Gerät. Die Ein- /Ausgabe-Anforderung wird auch dann erzeugt, wenn eine Interruptanforderung akzeptiert wurde. RD Das Read-Signal zeigt an, dass eine Leseoperation mit dem Speicher oder der Peripherie ausgeführt wird. WR Das Write-Steuersignal der CPU ist aktiv, wenn der Datenbus gültige Daten für eine Schreiboperation enthält. Die letztgenannten vier Steuersignale dienen besonders zum direkten Datentransport. Sie weisen ein Tristateverhalten auf, damit im DMA-Betrieb andere Einheiten den Datenverkehr organisieren können. RFSH Dieses Signal kennzeichnet den Refreshzyklus der Z80 CPU. In Verbindung mit dem Steuersignal MREQ können dynamische Speicherelemente aufgefrischt werden. HALT Der aktive Zustand dieses Ausgangs zeigt an, dass der CPU-Befehl HALT ausgeführt worden ist und der Prozessor sich im Haltzustand befindet. Dieser Zustand kann nur durch die Ausführung eines Interrupts bzw. durch RESET verlassen werden. Die CPU führt automatisch NOP-Befehle aus, um die Refreshfunktion aufrechtzuerhalten. 7

8 INT (Interrupt Request) Über diesen CPU-Steuereingang erfolgt die Anmeldung von maskierbaren Interrupts. Bei Interruptfreigabe der CPU reagiert der Prozessor mit dem Einschieben einer Bedienroutine in die Befehlsabarbeitung. NMI Der Nicht Maskierbare Interrupt-Eingang dient zur Anmeldung von nicht maskierbaren Interruptanforderungen. Eine Anforderung auf diesem Eingang hat höhere Priorität als Anforderungen auf dem INT-Eingang. Bei Aktivierung wird entsprechend einem Restart-Befehl die Programmbehandlung bei Speicheradresse 0066h fortgesetzt. BUSRQ Der Bus Request bringt Adress-, Daten- und Steuerbus-Signale in den hochohmigen Zustand, so dass externe Schaltungen diese Leitungen benutzen können. BUSAK (Bus Acknowledge) Mit diesem Steuersignal quittiert die CPU die Anmeldung einer Busanforderung an BUSRQ. 1.5 Was ist ein Interrupt? Ein Interrupt ist die vorrübergehende Unterbrechung des Hauptprogramms bzw. der Befehlssequenz die die CPU gerade abarbeitet. Wird nach einem Interruptrequest (IRQ) ein Interrput ausgelöst, sichert die CPU die aktuellen Flagregister sowie das aktuelle Codesegment und den Instruction Pointer auf dem Stack und beginnt mit der Abarbeitung der entsprechneden Interrputserviceroutiene. Anschliessend fährt die CPU mit der Verarbeitung des Hauptprogramms fort. Durch Interrupts ist ein System zum Beispiel in der Lage direkt auf wichtige Signale von E/A-Bausteinen oder Zeitgebern (Timern) zu reagieren ohne den Status der anderen Hardwarekomponenten ständig abzufragen. (polling) Man unterscheidet zwischen Hardware- und Softwareinterrupts. Während die Hardwareinterrupts direkt von der Hardware ausgelöst werden, geschieht der Aufruf der Softwareinterrupts durch die Software. Desweiteren sind Hardware-Interrupts maskierbar und haben unterschiedliche Prioritäten. (siehe Aufgabe 7) 1.6 Erläutern Sie die drei möglichen Interruptmodi der Z 80 CPU! Die Z 80 CPU unterschiedet bei den maskierbaren Interrupts zwischen 3 verschiedenen Interruptmodi. Mode 0 In diesem Modus führt die CPU lediglich einen einzigen Befehl aus, den die Interruptauslösende Hardware zuvor auf den Datenbus gelegt hat. Oft ist dieses ein RESTART Befehl. 8

9 Mode 1 Wenn dieser Modus ausgewählt wurde springt die CPU zu Adresse 0038h und arbeitet die dort liegenden Instruktionen ab. Das Verhalten ähnelt dem nach einem nicht-maskierten Interrupt nur, dass bei nicht-maskierten Interrupts die Sprungadresse immer 0066h statt 0038h ist. Mode 2 Dieses ist der leistungsfähigste Interrupt Modus der Z 80 CPU. Über eine 8-bit Adresse wird eine Interruptvektornummer angegeben, anhand welcher die CPU dann aus der Interruptvektortabelle den zugehörigen Interruptvektor ermittelt. Dieser zeigt auf die Interrutserviceroutine, welche dann von der CPU abgearbeitet wird. 1.7 Erläutern Sie den Unterschied zwischen nichtmaskierbaren Interrupts (NMI) und einem maskierbaren Interrupt! Bei den Hardwareinterrupts unterscheidet man zwischen maskierbaren und nicht-maskierbaren Interruppts. Ein nicht-maskierbarer Interrupt (NMI) besitzt die hochste Priorität und wird der CPU am NMI-Eingang signalisiert. Nicht maskierbare Interrupts werden von der CPU sofort verarbeitet. Sie werden in der Regel nur ausgelöst, wenn ein schwerwiegender Hardwarefehler vorliegt. Maskierbare Interrupts werden der Z 80 CPU am INT-Eingang signalisiert. Im Gegensatz zu den nicht-maskierbaren Interrupts, werden die maskierbaren Interrupts nicht immer direkt ausgeführt und können blockiert werden. In der Regel verwaltet ein Interruptcontroller die von der Hardware gestellten Interruptanforderungen (IRQ) und nimmt eine Priorisierung vor bevor er sie dann an die CPU weiterleitet. 1.8 Wodurch ist der HALT-Zustand der Z 80 CPU gekennzeichnet? Der Halt-Zustand versetzt die CPU über einen Interrupt per Software in einen Wartemodus, das laufende Programm wird dafür unterbrochen bis ein Interruptbefehl (darf ein nicht maskierbarer oder freigegebener maskierbarer Interrupt sein) eingeht. Im Halt- Zustand arbeitet die CPU mit NOP-Zyklen (NOP No Operation) damit die Daten des Speicher nicht verloren gehen, dabei übernimmt der Adressbus die Adresse der auf den HALT-Befehl folgenden Speicherzelle. Der Inhalt wird jedoch nicht in de CPU übernommen. Dieser Modus kann z.b. nützlich für das debuggen gebraucht werden. 1.9 Wie groß ist der Adressbereich für anschließbare Speicher und Ein-/Ausgabe-Tore der Z 80 CPU? Die Z80-CPU erwendet zwei Möglichkeiten E/A-Geräte anzuschliessen: 9

10 1. Es werden 16 Adressleitungen benutzt womit insgesamt (2 hoch 16) Adressen ansprechbar sind (65 536) die einem E/A-Gerät zugeordnet werden (memorymapped). 2. Es wird eine besondere Input/Output Request-Line (IORQ-Signal) mit besonderen Befehlen benutzt womit standardmäßig 1.10 Was bedeutet bidirektionaler Datenaustausch? Bei einem bidirektionalem Datenaustausch findet der Datenaustausch in beide Richtungen statt, beide Kommunikationseinheiten können also sowohl empfangen als auch senden. Dazu wird eine Punkt zu Punkt Verbindung genutzt. Besteht eine Punkt zu Mehrpunktverbindung spricht man also nicht mehr von bidirektionalem Datenaustausch. 10