Schaltungsentwurf mit VIEWlogic: Erstellung eines Praktikums

Transkript

1 Studienarbeit Schaltungsentwurf mit VIEWlogic: Erstellung eines Praktikums Gliederung des Vortrages Einführung Warum diese Studienarbeit? Simulation analoger Schaltungen: Workview und PSpice Workview und PSpice: Fähigkeiten Zusammenwirken Eigene Modelle und Symbole Auswertung der Simulationen Simulation digitaler Schaltungen: Modellierung mit VHDL Abschluß Warum VHDL? Modelle mit VIEWlogic-VHDL Simulation und Synthese Ausbeute dieser Studienarbeit Anregungen Bearbeiter: Robert Henke Folie 1 Betreuer: Dipl. Ing. D. Peer B.S.E.E. C. Hovenga

2 NF-Verstärker als Workview-Schaltbild NF-Verstärker als PSpice-Beschreibung * Project NFSTUFEX * WorkVIEW Wirelist Created with Version 3.11 CE N UF RL UA 0 100K RG UG UE 10K C0 UE N84 360NF R3 N44 N84 1.4MEG V43 N44 0 DC 15V R4 N K Q1 N36 N84 N31 Q2N2222 R5 N44 N36 40K VIN UG 0 SIN ( 0V 100MV 1KHZ ) R6 N K CA N36 UA 100NF.TRAN 100N 3MS.PROBE/CSDF * DICTIONARY 5 * $1N36 = N36 * $1N44 = N44 * $1N84 = N84 * $1N31 = N31 * GND = 0 * PROBES 3 * V([UG]) * V([UE]) * V([UA]).PRINT TRAN V([UG]) V([UE]) V([UA]).END Folie 2

3 Integration von Workview und PSpice Vorteile durch die Integration beider Programme Alle Informationen werden mit dem Schaltplan gespeichert, daher Konsistenz der Daten und der Dokumentation Schneller Zugriff auf Bauteileparameter Anschauliche Schaltungsbeschreibung Voller Zugriff auf SPICE-Bibliotheken und Modelle Alle Möglichkeiten von SPICE sind von der graphischen Workview-Oberfläche aus nutzbar Bessere Analysemöglichkeiten durch VIEWtrace Schaltplan kann gleichzeitig, ohne Mehrarbeit für andere Programme genutzt werden: Stücklistengenerator, Platinenlayout-Programm Bequemere Bedienung durch Makros und Projektmanagement, eigene Menüs Mixed-Mode Simulation auf Workstations Nachteil Kosten und Lernaufwand für zwei Systeme Folie 3

4 Der Informationsfluß bei der Analogentwicklung Folie 4

5 WSPICE, der Netzlistengenerator: Übersetzer von Workview nach Spice: Symbol in Workview Modell für PSPICE.subckt RELAY Spule1 Spule2 Schalt Ruhe Gemein + PARAMS: Ron=1e-2 Roff=1e7 Von=7 Voff=6.5 Rsp=100 + Lsp=100uH * Ruhekontakt.model RKontakt VSWITCH (Ron={Ron} Roff={Roff} Von={Von} Voff={Voff}) * Schaltkontakt.model SKontakt VSWITCH (Ron={Roff} Roff={Ron} Von={Von} Voff={Voff}) RSPULE SPULE1 1 {Rsp} LSPULE SPULE2 2 {Lsp} VSense 1 2 DC 0V Hklick 3 0 VSense 1 Rdummy Meg ERel 4 0 Value = {ABS(V(3)) * Rsp} SRuhe Gemein Ruhe 4 0 RKontakt SSchalt Gemein Schalt 4 0 SKontakt.ENDS Modelle schnell veränderbar Folie 5

6 Graphische Auswertung Oszilloskop (Transienten) Bodeplot Leistungs- Berechnung (RMS) Folie 6

7 VHDL Very High Speed Circuits Hardware Description Language Warum wird VHDL zur Modellierung eingesetzt? Leicht erlernbar, da wie eine moderne Programmiersprache (C, Modula) Neuer Standard zur Beschreibung digitaler Systeme IEEE Standard Modular Sehr flexibel in den Beschreibungsmöglichkeiten Technologieunabhängig, zukunftssicher Erweiterbar durch objektorientierte Methoden Unterstützt Simulation und Synthese Unterschiede von VIEWlogic-VHDL zum Standard Beschränkung auf digitale Schaltungen Hierarchie über den Schaltplan, nicht VHDL (jetzt geändert) z. T. andere Datentypen und Funktionen Fehlen wichtiger Sprachelemente Folie 7

8 Modellierung am Beispiel Volladdierer I Strukturelle, signalflußorientierte Beschreibung Schaltplan VHDL - Beschreibung SIGNAL tmp_sum, tmp_carry1, tmp_carry2 : VLBIT; BEGIN tmp_sum <= a XOR b AFTER xor_delay; tmp_carry1 <= a AND b AFTER and_delay; sum <= tmp_sum XOR cin AFTER xor_delay; tmp_carry2 <= tmp_sum AND cin AFTER and_delay; cout <= tmp_carry1 OR tmp_carry2 AFTER or_delay; Folie 8

9 Modellierung am Beispiel Volladdierer II Verhaltens - Beschreibung Wahrheitstabelle Cin A B SUM Cout Summe A+B+Cin Vereinfachung SUM Cout Summe A+B+Cin VHDL - Beschreibung VARIABLE i : INTEGER; CONSTANT table_sum : VLBIT_VECTOR (0 TO 3) := "0101"; CONSTANT table_cout : VLBIT_VECTOR (0 TO 3) := "0011"; BEGIN i := 0; IF a = '1' THEN i := 1; END IF; IF b = '1' THEN i := i + 1; END IF; IF cin = '1' THEN i := i + 1; END IF; sum <= table_sum(i) AFTER add_delay; cout <= table_cout(i) AFTER carry_delay; Folie 9

10 VHDL-Simulator VIEWSim Waveform-Editor VIEWwave Strukturelle, signalflußorientierte Beschreibung Verhaltens - Beschreibung Unterschiedliche Resultate durch unterschiedliche Modellierungen Gleiches logisches Verhalten Unterschiedliches Zeitverhalten Folie 10

11 Synthese-Werkzeug VHDL-Designer Schaltplangenerator VIEWgen Das Synthese-Werkzeug VHDL-Designer generiert direkt aus VHDL-Texten Schaltungen. ist ideal für die Synthese von Statemachines, Wahrheitstabellen, boolschen Gleichungen, Decodern. optimiert auf die jeweilige Ziel-Technologie. aber es versteht prinzipbedingt nur eine kleine Untermenge der VHDL-Syntax. stößt leicht an Kapazitätsgrenzen. bietet nur sehr wenige Eingriffsmöglichkeiten in den Syntheseablauf. Der Schaltplangenerator VIEWgen erzeugt aus beliebigen Netzlisten Schaltplan-Zeichnungen. erzeugt Zeichnungen, die nur schwer für Menschen durchschaubar sind. dient vor allem der Dokumentation. Folie 11