Test und Diagnose digitaler Systeme, prüffreundlicher Entwurf

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1 Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Test und Diagnose digitaler Systeme, prüffreundlicher Entwurf Fabian Pilz Dresden,

2 Gliederung 1. Motivation 2. Black-Box-Test 3. Fehlermodelle 4. Testmuster für kombinatorische Schaltungen 5. Sequentielle Schaltungen Test und Diagnose digitaler Systeme Folie Nr. 2 von 26

3 Motivation Fehlerursachen: Entwurfsfehler Fertigungsfehler physikalische Fehler Fertigungsfehler Verunreinigungen Kurzschlüsse Wahrscheinlichkeit eines Defektes steigt mit Chipfläche Test und Diagnose digitaler Systeme Folie Nr. 3 von 26

4 Black-Box-Test Prüfung des Systems ohne Kenntnisse der Schaltungsstruktur Beispiel: Fulladder a b cin cout sum Problem: Eingangsbelegungen wachsen exponentiell mit Anzahl der Eingänge Test und Diagnose digitaler Systeme Folie Nr. 4 von 26

5 Fehlermodelle Allgemein legen fest, welche Fehler unbedingt erkannt werden müssen Kompromiss zwischen Aufwand und Qualität hohe Fehlerüberdeckung hohe Defektüberdeckung D...Defektmenge; A,B...Fehlermodelle B D A Entnommen aus [1] Test und Diagnose digitaler Systeme Folie Nr. 5 von 26

6 Fehlermodelle Stuck-at-Fehlermodell Festhängen einer Leitung auf einen logischen Wert α-stuck-at-0-fehler α-stuck-at-1-fehler Beispiel: x1 & x2 1 y x3 & Entnommen aus [1] Test und Diagnose digitaler Systeme Folie Nr. 6 von 26

7 Fehlermodelle Beispiel Forts. α s-a α 1/0 & 1/0 1 1/0 y 0 1 & 0 Entnommen aus [1] Leitung α permanent auf 0 Erkennbar, wenn der Fehler bis zum Ausgang propagiert wird entsprechende Anfangsbelegung muss gewählt werden Test und Diagnose digitaler Systeme Folie Nr. 7 von 26

8 Fehlermodelle Bridging-Fehlermodell Betrachtung von möglichen Kurzschlüssen zweier Leitungen Ergebnis für beide Leitungen 0: AND-Typ Ergebnis für beide Leitungen 1: Or-Typ m (m-1) mögliche Paarbildungen schwache Bridgingfehler: Widerstand zwischen Leitungen mit R 0 Test und Diagnose digitaler Systeme Folie Nr. 8 von 26

9 Fehlermodelle Transistorfehler Von Gatterebene auf Transistorebene: zusätzliche Leitungen, die fehlerhaft sein können Beispiel: Transistor leitet nieà Verhalten des gesamten Gatters kann beeinflusst sein Test und Diagnose digitaler Systeme Folie Nr. 9 von 26

10 Testmuster für kombinatorische Schaltungen Ziel: Testmuster automatisch generieren Boolesche Differenz!y!x i = y(x i = 1)" (x i = 0) Test und Diagnose digitaler Systeme Folie Nr. 10 von 26

11 Testmuster für kombinatorische Schaltungen Beispiel: x1 x2 & α 1 y x3 x4 & Entnommen aus [1] y = x 1 x 2 + x 3 x 4!y = (0x 2 + x 3 x 4 )" (1x 2 + x 3 x 4 )!x 1 = (x 3 x 4 )" (x 2 + x 3 x 4 ) = x 2 x 2 x 4 = x 2 (x 3 + x 4 ) Test und Diagnose digitaler Systeme Folie Nr. 11 von 26

12 Testmuster für kombinatorische Schaltungen Anwendung für stuck-at-fehlermodell Für α-s-a-0: α=1 und dy/dα=1! "y "! = 1! "y "! = (x 1x 2 )! (0 + x 3 x 4 )# (1+ x 3 x 4) $% & ' = x 1 x 2 x 3 + x 1 x 2 x 4 = 1 Testmuster:(1,1,0,0);(1,1,0,1);(1,1,1,0) Test und Diagnose digitaler Systeme Folie Nr. 12 von 26

13 Testmuster für kombinatorische Schaltungen Pfadsensibilisierung Signal korrekte Schaltung Signal fehlerha4e Schaltung Symbol D 0 1 D Test und Diagnose digitaler Systeme Folie Nr. 13 von 26

14 Testmuster für kombinatorische Schaltungen Pfadsensibilisierung x1 x2 x3 x4 x5 & & α=d β=0 1 γ=d y=d' es soll eine D-Kette von Fehlerstelle bis zum Ausgang erzeugt werden kommt zu Stande, wenn! x 5 = 1 = x 3 x 4! x 5 & Entnommen aus [1] Test und Diagnose digitaler Systeme Folie Nr. 14 von 26

15 Testmuster für kombinatorische Schaltungen Pfadsensibilisierung D-Algorithmus zur Testmustergenerierung 1. Eingabe: Kombinatorik, Fehler an Leitung α 2. Ausgabe: Testmuster zur Fehlererkennung, andernfalls Fehlermeldung 3. Methode Schaltungseingänge: {0,1} Schaltungsausgang: {D,D } Leitung α entfernen Gattereingang von Leitung α auf D (α-s-a-0) Gatterausgang von Leitung α auf 1 (α-s-a-0) durch Backtracking wird versucht, einen stabilen Zustand zu finden Test und Diagnose digitaler Systeme Folie Nr. 15 von 26

16 Testmuster für kombinatorische Schaltungen Fehlersimulation bei gegebener Eingabe sollen Fehler entdeckt werden Algorithmus: while (Fehlermenge ) { Wähle eine Eingabe x; if (x entdeckt Fehler aus Fehlermenge) { Gib x als Testmuster aus; EnGerne alle von x entdeckten Fehler aus Fehlermenge; } } Test und Diagnose digitaler Systeme Folie Nr. 16 von 26

17 Testmuster für sequentielle Schaltungen Allgemein Speicherelemente: testen von außen schwierig prim. Ausgänge { Y1 primäre Eingänge Kombinatorik Y2 Yn clk Speicherelemente Entnommen aus [2] Test und Diagnose digitaler Systeme Folie Nr. 17 von 26

18 Testmuster für sequentielle Schaltungen Scan-Path Speicherelemente können getrennt getestet werden Speicherelemente können in beliebigen anderen Zustand gebracht werden Ausgabe der Kombinatorik in Speicherelemente kann beobachtet werden Test und Diagnose digitaler Systeme Folie Nr. 18 von 26

19 Testmuster für sequentielle Schaltungen Scan-Path prim. Ausgänge { primäre Eingänge Kombinatorik MUX MUX MUX Y1 Y2 Yn Schiebeausgang Test Schiebeeingang clk Speicherelemente Entnommen aus [2] im Testmodus Schieberegisterkette Test=0: Schaltung im Normalbetrieb Test und Diagnose digitaler Systeme Folie Nr. 19 von 26

20 Testmuster für sequentielle Schaltungen Scan-Path zunächst separate Überprüfung der Kombinatorik danach Schiebebetrieb mit geeignetem Registertest Flush-Test Schiebetest asynchrone Speicherelemente nicht geeignet Test und Diagnose digitaler Systeme Folie Nr. 20 von 26

21 Testmuster für sequentielle Schaltungen Boundary Scan In-Circuit-Test entwickelt durch Joint Test Action Group Ziel: Standardisierung, da auf Leiterplatte Schaltungen verschiedener Hersteller sein können Chip kann getestet werden, obwohl er schon in einem System verbaut ist Test und Diagnose digitaler Systeme Folie Nr. 21 von 26

22 Testmuster für sequentielle Schaltungen Boundary Scan Entnommen aus [4] Test und Diagnose digitaler Systeme Folie Nr. 22 von 26

23 Testmuster für sequentielle Schaltungen Boundary Scan Scankette Entnommen aus [5] Test und Diagnose digitaler Systeme Folie Nr. 23 von 26

24 Testmuster für sequentielle Schaltungen Boundary Scan TAP-Controller Steuerung der Boundary-Scan-Logik Entnommen aus [6] Test und Diagnose digitaler Systeme Folie Nr. 24 von 26

25 Testmuster für sequentielle Schaltungen Boundary Scan Befehlsregister bestimmt Betriebsmode des Boundary-Scan- Bausteins wichtigste Befehle: Bypass, Sample/Preload, Extest Datenregister Informationsspeicher bypass-register Boundary-scan-Register Boundary Scan Description Language (BSDL) Schnittstelle zwischen Chiphersteller und Testingenieur Informationen über Testbussignale, Struktur der Boundaryzelle etc. Test und Diagnose digitaler Systeme Folie Nr. 25 von 26

26 Quellen [1] Dirk Jansen: Handbuch der Electronic Design Automation; Carl Hanser Verlag: 2001 [2] Hans-Joachim Wunderlich: Hochintegrierte Schaltungen; Springer-Verlag: 1991 [3] Reinhard Kärger: Diagnose von Computern; Teubner: 1996 [4] [5] [6] JTAG_TAP_Controller_State_Diagram.svg, Test und Diagnose digitaler Systeme Folie Nr. 26 von 26

27 Zusätzliche Folien Test und Diagnose digitaler Systeme Folie Nr. 27 von 26

28 Redundante Schaltungen Beispiel: x1 α s-a-0 α & x2 1 y x3 1! "y "! = 1 x 2! x 1 x 2 x 3 = 1 0 = 1# $# Widerspruch! Test und Diagnose digitaler Systeme Folie Nr. 28 von 26

29 Verbesserung D-Algorithmus Algorithmus geschätzte Beschleunigung Jahr D- Algorithmus PODEM FAN TOPS SOCRATES Waicukauski EST TRAN Rekursives Lernen Tafertshofer aus Chiptest, Tobias Ruf, Test und Diagnose digitaler Systeme Folie Nr. 29 von 26

30 IDDQ-Test Untersuchung der Stromaufnahme eines Chips Anlegen verschiedener Testmuster bei erhöhter Stromaufnahme lässt sich auf einen Fertigungsfehler schließen Defekt-orientierte Methode Test und Diagnose digitaler Systeme Folie Nr. 30 von 26