Elektrotechnische Grundlagen, WS 00/01 Musterlösung Übungsblatt 5 Prof. Baitinger / Lammert Besrechung: 15.01.2001 b) Die Diode wird in der Schaltung nach Abb. 1-2 betrieben. Berechnen Sie jeweils die Sannung, die am Widerstand anliegt, wenn für das Verhalten der Diode D die Kennlinien aus Abb. 1-1 b) und c) zugrundegelegt werden. Aufgabe 1 dealisierte Diode Von einer realen Diode D seien die zwei folgenden Kennlinien in Abb. 1-1 b) und c) gegeben, die in zwei Stufen versuchen eine Linearisierung der Diodenkennlinie zu erzielen. D D a) Geben Sie für die Kennlinien aus Abb. 1-1 b) und Abb. 1-1 c) jeweils ein Ersatzschaltbild an. Verwenden Sie dabei nur ideale Dioden ( Kennlinie: Abb. 1-1 a) ) Widerstände und Sannungsquellen. a) b) c) Abbildung 1-2 Da die Diode in Abb. 1-2 in Durchlaßrichtung geolt ist, sind nur die rechten Teile der Ersatzschaltungen interessant: D D -1,4-1µA 0,7 [V] -1,4 0,7 1,4-1µA [V] 0,7V Abbildung 1-1 1 3 Abbildung 1-3: Vereinfachte Ersatzschaltungen 0,7V Für den Diodenstrom gilt: 2 1 4 3 D ------- D 1 ---------------- 07V, D D D ------- 3 ---------------- 07V, D 1 07V, ---------------- 7 Ω 3 Abbildung 1-1-1: Ersatzschaltbilder Seite 1 von 11 Seite 2 von 11
Für die Sannung am Widerstand ergibt sich: Aufgabe 3 Transistor als Schalter 1 D 07V, 3 D 43V, 1 --------------- + 43V, 3 --------------- 1 + 3 1 1 --------------- + 1 43V, 1 --------------- + 3 3 --------------- + 1 43V, --------------- + 3 n der Digitaltechnik dient der Transistor als Schaltelement. Damit das Ausgangssignal eindeutig einem Pegel zugeordnet werden kann, muss die Schaltung entsrechend dimensioniert werden. Gegeben sei die Schaltung nach Abb. 3-1 mit der Eingangssannung e und der Ausgangssannung a. Die nnenwiderstände des Transistors T sind vernachlässigbar und im gesättigten Zustand beträgt die Collector-Emitter-Sannung CE OV. Die Durchlasssannung der Basis-Emitter-Diode ist BE 07V,, der Verstärkungsfaktor des Transistors beträgt B N 200. Aufgabe 2 Ersatzschaltbild des NPN-Transistors C n Abb. 2-1 ist ein vereinfachter, biolarer NPN-Transistor gegeben. Der Transistor werde normal betrieben. BB sei der Basisbahnwiderstand, C CB die Serrschichtkaazität zwischen Basis und Collector. Zeichnen Sie die restlichen Elemente des Ersatzschaltbildes ein. Achten Sie dabei auf die Pfeilrichtung bei Sannungs- und Stromquellen! e B B T C a 0 B E C Abbildung 3-1: Transistor als Schalter a) Welche Logik-Schaltung wird in Abb. 3-1 realisiert? n C CB BB C BE e BE B N N n BE CB CC st e groß, dann leitet der Transistor T und a CE wird klein, während bei kleinem e der Transistor serrt und a CE auf die Betriebssannung 0 ansteigt. Daher handelt es sich um einen nverter. b) Gegeben sei 0 und C 500Ω. Wie groß ist der maximale Collectorstrom Cmax? C CS CS Der maximale Collectorstrom fließt, wenn an C die maximale Sannung anliegt, d. h. der Transistor sich im gesättigten Zustand mit CE OV befindet. Nach der Maschenregel gilt: C + CE 0 mit C C Cmax Abbildung 2-1: Ersatzschaltbild des NPN-Transistors 0 Cmax ------ ------------- 10 ma 500Ω C Seite 3 von 11 Seite 4 von 11
c) Berechnen Sie den maximalen Basisstrom Bmax. Nehmen Sie dabei an, dass sich der Transistor T an der Grenze zwischen linearem und gesättigten Bereich befindet. m Grenzbereich zwischen linearem und gesättigten Zustand gilt gerade noch: C B N B C B ------ Der maximale Basisstrom Bmax fließt, wenn der Collectorstrom maximal ist: B N f) Zeichnen Sie die Übertragungskennlinie a f( e ). a / V geserrt 5 linear 2,5 Bmax ------------- Cmax B N 10mA ------------- 0, 05 ma 200 0 0,7 1,6 2,5 gesättigt e / V d) Dimensionieren Sie den Widerstand B so, dass bei B Bmax die Eingangssannung e Highmin 2, beträgt. Da der Transistor leitet, beträgt BE 07V,. Nach der Maschenregel gilt: B + BE e mit B B Bmax. e BE 2, 07V, B ---------------------- -------------------------------- 005mA, 36kΩ Bmax e) Am Eingang liege eine Sannung von e 16V,. Wie groß ist a in diesem Fall? Da e > 07V, ist, leitet der Transistor T und befindet sich wegen e < Highmin im linearen Bereich. Nach der Maschenregel gilt: B + BE e mit B B B. e BE B ---------------------- 25 µa B Nach der Maschenregel gilt: C + CE 0 mit C C C C B N B und. CE a g) n welchem Sannungsbereich müssen die Logikegel High und Low liegen, damit eine nachfolgende Logikschaltung mit den gleichen Eigenschaften die Pegel eindeutig erkennt? Nach Teilaufgabe d) liegt High im Bereich von 2, bis, während Low nach Teilaufgabe e) zwischen 0V und 1,6V liegt. Aufgabe 4 Abbildung 3-2: Übertragungskennlinie des nverters Grundlagen des MOS-Transistors a) Welche Betriebsbereiche hat ein MOS-Transistor? Der MOS-Transistor hat 3 Betriebsbereiche: -geserrter Bereich -linearer Bereich -gesättigter Bereich b) Geben Sie für jeden Bereich an, welche Werte die Gate-Source- und die Drain- Source-Sannung annehmen kann. m geserrten Bereich ist die Gate-Source-Sannung GS kleiner als die Schwellsannung th. m linearen Bereich und gesättigten Bereich ist GS > th. Für die Drain-Source-Sannung DS gilt im linearen Bereich DS < GS th, während im gesättigten Bereich DS > GS th ist. a 0 C B N B 500Ω 200 25µA 2, Seite 5 von 11 Seite 6 von 11
c) Zeichnen Sie einen Querschnitt durch einen N-Kanal MOS-Transistor. Si-Oxid Source n-si Gate Drain n-si Abbildung 4-0: Querschnitt durch N-Kanal MOS-Transistor d) Welcher nterschied besteht zwischen Source und Drain? Da der MOS-Transistor symmetrisch aufgebaut ist, besteht kein nterschied zwischen dem Source- und dem Drain-Gebiet. n Abb. 4-1 ist ein Kennlinienfeld eines MOS-Transistors gegeben. D -Si Aluminium Die Abschnürsannung P ist die Drain-Source-Sannung, die an der Grenze zwischen linearem und gesättigten Bereich am MOS-Transistor anliegt. Für P gilt: P GS th. g) Zeichnen Sie die Abschnürsannung P in das Kennlinienfeld ein. K 2 m Bereich der Abschnürsannung P gilt: D ---. Diese Gleichung ist in 2 DS das Kennlinienfeld in Abb. 4-1 eingezeichnet. h) Kennzeichnen Sie im Kennlinienfeld die 3 Betriebsbereiche des MOS-Transistors. Die Grenze zwischen linearem und gesättigten Bereich stellt die Abschnürsannung P dar, der gesättigte und geserrte Bereich wird durch die Kennlinie voneinander getrennt (siehe Abb. 4-1). GS Aufgabe 5 th Schaltung mit MOS-Transistor Gegeben sei die Schaltung nach Abb. 5-1. Der Strom sei so gewählt, daß der Transistor in den Sättigungsbereich gelangt. Bekannt sei der Widerstand, der Strom W, die Schwellsannung th sowie die Transistorkenngröße K µc OX ----. L P linear gesättigt GS D G DS GS geserrt GS th DS Abbildung 4-1: Ausgangskennlinienfeld eines MOS-Transistors e) Wie heißt dieses Kennlinienfeld? Es handelt sich um das Ausgangskennlinienfeld eines MOS-Transistors. Abbildung 5-1: a) Wie lautet die Formel für den Drainstrom D in Abhängigkeit von K, GS und th? f) Was ist die Abschnürsannung P? Seite 7 von 11 Seite 8 von 11
m Sättigungsbereich gilt für den Drainstrom: b) Stellen Sie eine quadratische Gleichung mit dem Strom auf. Überlegen Sie sich dabei, wie groß der Gatestrom G eines idealen MOS-Transistors ist. Nach der Knotenregel gilt: D K --- ( 2 GS th ) 2 + D tivem Wurzelvorzeichen bei steigender Stromstärke der Strom und damit auch die Gate-Source-Sannung GS und der Drainstrom D sinken würden. d) Wie groß ist die Drain-Source-Sannung DS und der Drainstrom D? Für die Drain-Source-Sannung DS gilt: 2( K DS 2 2 th 1 + 1 + 2K( th )) ------------------------------------------------------------------------------------------ K K D --- ( 2 GS th ) 2 (*) Nach der Knotenregel gilt für den Drainstrom D : Da der Transistor als ideal angenommen werden kann, ist der Gate-Strom G 0. D K( th ) + 1 1+ 2K( th ) ---------------------------------------------------------------------------------------------------- K 2 GS Nach dem Einsetzen in Gl. (*) ergibt sich: Aufgabe 6 Ersatzschaltbild des MOS-Transistors a) Zeichnen Sie das Ersatzschaltbild eines geserrten und eines leitenden MOS- Feldeffekttransistors. b) Markieren Sie darin die arasitären Stromquellen. K --- ( 2 th ) 2 G G Diese quadratische Gleichung wird nach sortiert: C GD CGS C GD * C GS * K 2 2 2 + 21 ( K th ) + ( K th 2) 0 D C GB S D DS S c) Berechnen Sie den Strom in Abhängigkeit von den gegebenen Größen. C DB C SB C DB C SB Zur Berechnung von muß die Lösungsformel für quadratische Gleichungen angewandt werden:: Diskr 41 ( K th ) 2 4K 2 2 ( K th 2) 4( 1 2K th + 2K 2 ) 41 ( + 2K( th )) DB SB B MOS-Transistor geserrt DB SB B MOS-Transistor leitend ( 2) ( 1 K th ) ± 2 1 + 2K( th ) K --------------------------------------------------------------------------------------------------- th 1 + 1 + 2K( th ) 2K 2 ---------------------------------------------------------------------------------- K 2 Es muß das ositive Vorzeichen vor der Wurzel genommen werden, da bei nega- Abbildung 6-1: Ersatzschaltbild eines MOS-Transistors Seite 9 von 11 Seite 10 von 11
c) Gegeben sei die Gate-Drain-Kaazität C GD, die Gate-Source-Kaazität C GS und die Gate-Body-Kaazität C GB für den geserrten Transistor. Berechnen Sie daraus die Kaazitäten C GD und C GS für den leitenden Transistor. Nehmen Sie dabei den Gesamtwert von als konstant an. Der leitende Kanal schirmt das Gate vom Body ab. Die MOS-Kaazität liegt nun nicht mehr zwischen Gate und Body, sondern zwischen Gate und dem Kanal. Als einfachste Näherung wird diese neue Kaazität aufgeteilt und Drain und Source zugerechnet: C GB C C GD C GB C GD + --------- und C 2 GS C GB GS + --------- 2 Seite 11 von 11