Feldeffekt-Transistoren

7 Feldeffekt-Transistoren 7.1 Funktionsprinzip Feldeffekt-Transistoren entstammen der alten Idee, durch den Einfluss eines elektrischen Feldes die Leitfähigkeit eines Systems zu beeinflussen. Dieses Funktionsprinzip kann mit Hilfe des Kondensator-Modells veranschaulicht werden. Betrachten wir dazu einen zunächst ungeladenen Plattenkondensator (Abbildung 7.1): B A Abb. 7.1: Ungeladener Plattenkondensator Beide Kondensatorplatten sollen aus Metall bestehen. Dann haben wir in beiden Platten die gleiche Dichte an freien, beweglichen Ladungsträgern (Elektronen).

2 Feldeffekt-Transistoren Wenn nun an die Platten eine Spannung U S angelegt wird, so verändern sich die Ladungen und damit auch die Dichten der freien Ladungsträger in beiden Platten. Man erhält also etwa das Bild von Abbildung 7.2: U S B A Abb. 7.2: Geladener Plattenkondensator Die Dichte der freien Ladungsträger ist auf der unteren Platte wesentlich kleiner als im Falle des ungeladenen Kondensators. Da die Leitfähigkeit eines Materials proportional zur Dichte der beweglichen Ladungsträger ist, wäre zu erwarten, dass der Widerstand zwischen den Klemmen A und B der unteren Platte grösser ist als bei ungeladenem Kondensator. Man kann also offenbar den Widerstand zwischen den Klemmen A und B durch Anlegen einer Steuerspannung U S beeinflussen. Je grösser diese Steuerspannung wird, desto mehr freie Elektronen werden von der unteren auf die obere Platte verschoben und desto grösser wird auch der resultierende Widerstand. Eine kurze Abschätzung zeigt, weshalb dieser Effekt in dieser Form technisch nicht ausgenützt werden kann. Wenn wir Glimmer als Dielektrikum verwenden, so lauten die relevanten Materialdaten: relative Dielektrizitätskonstante g r = 7 und maximal zulässige Feldstärke (Durchschlagfeldstärke) E max = 100 MV/m. Für die auf einer Platte influenzierte Flächenladungsdichte F erhalten wir: σ = ε 0 ε r E max = 8.85 10 12 7 10 8 ------ As m 2 6.2 10 3 ------ As m 2 Zum Vergleich untersuchen wir die gesamte bewegliche Ladung in einer Elektrode. In Metallen haben wir eine Ladungsträgerdichte von etwa 5@10 28 m -3. Unter der Annahme einer Elektrodendicke von 1 µm erhalten wir für die gesamte freie Ladung pro Flächeneinheit: Q --- = n d e = 5 10 A 28 10 6 1.6 10 19 ------ As m 2 = 8 10 3 ------ As m 2

7.2 Sperrschicht-Feldeffekt-Transistoren 3 Für das Verhältnis von maximaler influenzierter Ladung zu vorhandener freier Ladung erhalten wir also einen Wert von etwa 0.775@10-6, also etwa 0.775 ppm (ppm = parts per million). Die durch das elektrische Feld verursachte Änderung der Ladungsträgerdichte und damit der Leitfähigkeit ist also praktisch unmessbar klein und kann technisch nicht ausgenützt werden. Der Hauptgrund für dieses Verhalten liegt in der ausserordentlich hohen Dichte der freien Ladungsträger in Leiterwerkstoffen. Man muss also Materialien suchen, die gegenüber den Leitern eine wesentlich geringere Dichte der freien Ladungsträger aufweisen. Halbleiter wie Silizium, Germanium oder Gallium-Arsenid erfüllen diese Bedingungen. Die Mbau ajoritätsträgerdichten betragen bei dotiertem Silizium etwa 10 20... 10 22 m -3, also einige Zehnerpotenzen weniger als bei metallischen Leitern. Da die influenzierte Ladung nicht vom Elektrodenmaterial abhängig ist, wird das Verhältnis von influenzierter Ladung zu gesamter freier Ladung Q i /Q entsprechend grösser. Die technische Umsetzung dieses Konzeptes erfolgt auf zwei verschiedene Arten, nämlich in Form der Sperrschicht-Feldeffekt-Transistoren und in Form der MOS-Feldeffekt-Transistoren. 7.2 Sperrschicht-Feldeffekt-Transistoren 7.2.1 Aufbau und Wirkungsweise Der grundsätzliche Aufbau eines Sperrschicht-FET (junction FET, JFET) ist in Abbildung 7.3 gezeigt. Ein relativ schwach dotiertes n-gebiet ist sandwichartig von stark p-dotiertem Material umgeben. Zwischen p- und n-gebiet bildet sich eine Sperrschicht aus. = 0 G S p + n p + D Abb. 7.3: Sperrschicht-FET in spannungslosem Zustand Wird dieser pn-übergang durch Anlegen einer Spannung < 0 in Sperrrichtung vorgespannt, so beginnt die Dicke der Sperrschicht zuzunehmen. Wegen der unterschiedlichen Dotierung wächst die Sperrschicht vorwiegend in die schwach dotierte n-zone hinein. Diese n-leitende Zone wird auch als Kanal bezeichnet, seine Anschlüsse heissen Drain (D) bzw. Source (S). Durch Veränderung der Spannung (das p-gebiet wird als Gate G bezeichnet) kann also die Dicke des Kanals und

4 Feldeffekt-Transistoren damit der Widerstand zwischen Drain und Source beeinflusst werden. Wenn die angelegte Spannung gross genug ist, berühren sich die beiden Sperrschichten (Abbildung 7.4) und mangels Ladungsträgern kann zwischen D und S kein Strom mehr fliessen. Man sagt dann auch, der Kanal sei abgeschnürt (pinched off). Die dazu notwendige Spannung = U P heisst deshalb auch Abschnürspannung bzw. pinch off Spannung. G p + = U P S n p + D Abb. 7.4: Abgeschnürter FET Wenn nun ein Drainstrom fliesst, so verursacht dieser Strom einen Spannungsabfall längs des Kanals. Damit nimmt die Spannung in Richtung auf das drainseitige Ende des Kanals zu, was zu einer entsprechenden Verbreiterung der Sperrschicht führt (Abbildung 7.5). = 0 G p + S n D p + Abb. 7.5: Stromführender FET Bei einer weiteren Steigerung des Drainstromes auf den Wert = SS erreicht schliesslich die Spannung am drainseitigen Ende des Kanals den Wert U P, was bedeutet, dass sich die Sperrschichten berühren und der Kanal abgeschnürt wird (Abbildung 7.6). = 0 G S p + n p + = SS D Abb. 7.6: Durch Drainstrom abgeschnürter FET

7.2 Sperrschicht-Feldeffekt-Transistoren 5 Der Strom kann nicht mehr weiter gesteigert werden, sondern bleibt praktisch konstant. Die Spannung U DS ist an der Abschnürgrenze gerade gleich U P. Eine Zunahme von mit wachsender Spannung U DS würde eine weitere Verengung des Kanals bewirken, also eine Vergrösserung des Kanalwiderstandes. Dies wiederum müsste eine Abnahme des Drainstromes bewirken. Umgekehrt würde eine Abnahme von eine Kanalerweiterung, also eine Senkung des Kanalwiderstandes und damit auch wieder eine Zunahme von bewirken. Oberhalb der Spannung U DS =U P bleibt also der Drainstrom konstant auf dem Wert =SS ; dieser Strom wird auch Drain-Source-Kurzschlussstrom genannt. Der über die pinch off Spannung U P hinausgehende Anteil der Drain-Source-Spannung U DS wird wird im wesentlichen vom drainseitigen, nahezu abgeschnürten Kanalende aufgenommen. Bei den bisherigen Überlegungen haben wir = 0 angenommen. Wenn nun bei einer Gate-Source-Spannung < 0 ein Drainstrom fliesst, so addiert sich der Spannungsabfall längs des Kanals zu und wir erhalten eine Sperrschicht, wie sie in Abbildung 7.7 dargestellt wird. < 0 G p + S n D p + Abb. 7.7: Leitender FET mit Vorspannung In diesem Fall ist der Kanal von Anfang an etwas schmaler, der Kanalwiderstand also grösser. Wenn nun der Strom weiter gesteigert wird, so kommt es am drainseitigen Ende des Kanals wieder zu einer Abschnürung, wie das in Abbildung 7.8 gezeigt wird. < 0 G p + S n D p + Abb. 7.8: Abgeschnürter FET mit Vorspannung Dieser Abschnürpunkt wird bereits bei einem wesentlich kleineren Drainstrom erreicht, wie im Falle ohne Vorspannung. Einerseits ist der Kanalwiderstand - wie oben erläutert - grösser, anderseits muss die zusätzliche Spannung U DS, die benötigt

6 Feldeffekt-Transistoren wird, um am drainseitigen Kanalende den Wert U P zu erreichen, um den Betrag der Vorspannung kleiner sein. Eine weitere Steigerung des Stromes ist auch hier nicht mehr möglich; oberhalb der Abschnürgrenze bleibt der Drainstrom praktisch unabhängig von der Drain-Source-Spannung U DS. Für praktische Anwendungen ist man daran interessiert, dass der Kanalwiderstand möglichst klein wird und damit der maximale Drainstrom SS möglichst gross wird. Das kann erreicht werden, wenn der Kanal sehr kurz und dafür breit gemacht wird. Um Platz zu sparen, werden deshalb häufig mehrere Kanäle parallel geschaltet, wie das aus Abbildung 7.9 hervorgeht, die eine Aufsicht auf den FET BFW10 zeigt. Abb. 7.9: BFW10 Im Bild sind deutlich die acht parallel geschalteten Kanäle zu erkennen. Links unten ist der Source-Anschluss, rechts oben der Drain-Anschluss sichtbar; die Gate- Kontaktierung erfolgt an der Kristall-Unterseite. Aus der vorangegangenen Analyse geht hervor, dass der Sperrschicht-FET nur dann vernünftig betrieben werden kann, wenn die pn-übergänge zwischen Gate und Kanal mit Sicherheit sperren. Unter dieser Voraussetzung erfolgt die Steuerung des Bauelementes praktisch leistungslos, da im Gate-Anschluss höchstens der Sperrstrom einer Diode fliesst. Aus diesem Grund ist natürlich nach dem Knotensatz der Source-Strom exakt gleich dem Drain-Strom. Ähnlich wie bei den bipolaren Transistoren (FET werden auch als unipolare Transistoren bezeichnet, da an der Stromleitung nur eine Ladungsträgersorte beteiligt ist) können auch bei den Sperrschicht-FET die Schichtfolgen vertauscht werden; man unterscheidet dann zwischen n- und p-kanal FET.

7.2 Sperrschicht-Feldeffekt-Transistoren 7 D D G U DS G U DS S n-kanal S p-kanal Abb. 7.10: JFET-Symbole und Bezugsrichtungen Beim n-kanal-jfet (die Abkürzung JFET steht für junction FET, also einen Sperrschicht-FET) sind die Grössen U DS und normalerweise positiv, hingegen ist negativ. Beim p-kanal-jfet sind die Polaritäten gerade umgekehrt. Es werden in der Praxis vorzugsweise n-kanal-jfet verwendet, da sie bei gleicher Geometrie einen etwa dreimal kleineren Kanalwiderstand aufweisen. Das ist eine Folge der wesentlich grösseren Beweglichkeit der Elektronen gegenüber derjenigen von Löchern. Der Aufbau eines JFET ist im Prinzip symmetrisch, das heisst, die Anschlüsse Drain und Source könnten eigentlich vertauscht werden. Aus den Überlegungen über die grundsätzliche Funktionsweise folgt aber leicht, dass immer die negativere (bei einem n-kanal-jfet) der beiden Kanal-Elektroden die Rolle der Source-Elektrode übernimmt. Bei einer Vorzeichenänderung der Spannung U DS würde damit auch der Bezugspunkt für die Steuerspannung ändern. 7.2.2 Kennlinie und Gleichungen Die Tatsache, dass bei einem JFET eigentlich nur ein Strom, nämlich der Drainstrom und nur zwei Spannungen, nämlich U DS und vorkommen, hat zur Folge, dass das Kennlinienfeld wesentlich einfacher wird, als beim bipolaren Transistor. Wir können uns zunächst auf das sogenannte Ausgangskennlinienfeld beschränken, das den Drainstrom der Drain-Source-Spannung U DS gegenüberstellt, wobei die Steuerspannung als Parameter dient. In Abbildung 7.11 ist das Ausgangskennlinienfeld eines typischen n-kanal-jfet dargestellt.

8 Feldeffekt-Transistoren SS 10mA 9 8 7 6 5 4 3 2 1 ohmscher Bereich = 0V pinch off Bereich (Abschnürbereich) = -1V = -2V = -3V = -4V 5 10 15V U P U DS Abb. 7.11: Ausgangskennlinienfeld eines n-kanal-jfet Man unterscheidet im Ausgangskennlinienfeld zwei Gebiete, nämlich den ohmschen Bereich und den Abschnürbereich. Im ohmschen Bereich wird der JFET als steuerbarer Widerstand verwendet, entsprechend sind auch die Anwendungen. Im Abschnürbereich (oder pinch off Bereich) ist der Drainstrom nahezu unabhängig von der Drain-Source-Spannung; die meisten Verstärkeranwendungen arbeiten in diesem Bereich. Die Ausgangskennlinien können in recht guter Näherung durch die folgenden, der Literatur 1 entnommenen Gleichungen beschrieben werden. Im ohmschen Gebiet (U DS # -U P ) gilt: 2 2 SS U (, U DS ) ------------------ GS U U U DS 1 ---------- DS -------------------- P U P 2 ( U P ) 1. Hanspeter von Ow: Der Feldeffekttransistor als steuerbarer Widerstand und seine Anwendung in regelbaren Verstärkern und Dämpfungsgliedern. Zürich 1970 (Dissertation ETH Nr. 4513)

7.2 Sperrschicht-Feldeffekt-Transistoren 9 Für das pinch off Gebiet (U DS $ - U P ) gilt dann die einfache Beziehung, die auch etwa als FET-Gleichung bezeichnet wird: 2 ( ) SS 1 ---------- U P Aus diesen Beziehungen folgt, dass die FET-Kennlinien durch die beiden Transistor-Parameter U P und SS beschrieben werden. Da im pinch off Bereich der Drainstrom praktisch nicht von der Spannung U DS abhängig ist, kann der FET auch durch eine einzige Kennlinie, die sogenannte Transfer-Kennlinie beschrieben werden. Diese Kennlinie (Abbildung 7.12) folgt der FET-Gleichung. SS U P Abb. 7.12: Transfer-Kennlinie ( )(pinch-off-bereich) Da die zwei Parameter SS und U P das Verhalten eines JFET offenbar massgeblich bestimmen, stellt sich die Frage, wie diese Parameter gemessen werden können. Die Messung von SS bereitet keine grossen Schwierigkeiten, SS ist ja der maximale Strom, der bei = 0 fliesst. Als Messschaltung kommt die Schaltung von Abbildung 7.13 in Frage. SS U 0 > U P A Abb. 7.13: Messung von SS

10 Feldeffekt-Transistoren Schwieriger wird die Bestimmung von U P. Wenn wir gemäss Abbildung 7.14 die Transfer-Kennlinie ausmessen und auftragen, so haben wir das Problem, den Scheitelwert der Parabel zu bestimmen; es tritt hier ein schleifender Schnitt auf. A +15 V V -15 V Abb. 7.14: Messung der Transfer-Kennlinie Wenn wir die FET-Gleichung aber etwas umformen, so erhalten wir eine lineare Form, die dann auch einen eindeutigen Schnittpunkt liefert: ---------- = 1 ---------- SS U P Die so ausgewerteten Messwerte eines konkreten FET (2N5458) sind in Abbildung 7.15 dargestellt: ( /SS ) 1/2 Messwerte 1 Regressionsgerade U P Abb. 7.15: Bestimmung von U P

7.2 Sperrschicht-Feldeffekt-Transistoren 11 Da es sich bei der FET-Gleichung um eine Näherung handelt, liegen die tatsächlich gemessenen Werte nicht genau auf einer Geraden, wie man das erwarten würde. Mit Hilfe der Regressionsrechnung kann nun eine Gerade durch die Messwerte gelegt werden. Diese Regressionsgerade schneidet die Spannungsachse bei der Spannung U P. Auf diese Weise lässt sich also auch die pinch off Spannung U P mit hinreichender Genauigkeit bestimmen. Wenn wir mit den so gefundenen Werten von SS und U P die Transferkennlinie berechnen und mit den Messwerten vergleichen, so erhalten wir das folgende Bild (Abbildung 7.16): Abb. 7.16: Vergleich der gerechneten und der gemessenen Transferkennlinie Die Übereinstimmung der Kennlinien ist hinreichend gut, so dass wir ohne Skrupel mit den Näherungsgleichungen für den JFET arbeiten können. Die beiden Parameter U P und SS unterliegen übrigens einer ziemlich starken Exemplarstreuung; beim erwähnten Typ 2N5458 lauten die entsprechenden Angaben auf dem Datenblatt: -1 V $ U P $ -7 V 2 ma # SS # 9 ma Dieser grosse Streubereich ist typisch für die üblicherweise verwendeten JFET (mindestens für die low cost JFET). Wir haben also ähnlich wie bei den bipolaren Transistoren die Aufgabe, Schaltungen zu entwickeln, deren Eigenschaften möglichst wenig von diesen stark streuenden Parametern abhängig sind.

12 Feldeffekt-Transistoren 7.2.3 Thermisches Verhalten von JFET Zwei Effekte sind für das thermische Verhalten von JFET verantwortlich. Der erste Effekt ist die temperaturbedingte Abnahme der Trägerbeweglichkeit bei zunehmender Temperatur. Dies führt zu einer Vergrösserung des Kanalwiderstandes mit wachsender Temperatur und damit zu einer Abnahme des Drainstromes. Der zweite Effekt ist die Abnahme der Sperrschichtdicke mit wachsender Temperatur, was zu einer Vergrösserung des Kanalquerschnittes und damit zu einer Zunahme des Drainstromes führt. Die beiden Temperatureinflüsse sind also gegenläufig. Eine genauere Analyse zeigt, dass bei höheren Drainströmen der Einfluss der Trägerbeweglichkeit dominiert und damit eine Erhöhung der Temperatur netto zu einer Abnahme des Drainstromes führt. Bei kleinen Drainströmen dominiert in der Regel der Einfluss der Sperrschichtdicke, was zu einer Zunahme des Drainstromes führt. Daraus folgt, dass es einen Punkt geben muss, in dem sich die beiden gegenläufigen Temperatureinflüsse exakt kompensieren. Nun ist dieser Punkt von eher akademischem Interesse, da sich die üblicherweise verwendeten Arbeitspunkte im Bereich des Einflusses der Trägerbeweglichkeit befinden, wo also der Drainstrom mit wachsender Temperatur abnimmt. 7.2.4 Die Kleinsignal-Ersatzschaltung Der JFET im Verstärkerbetrieb arbeitet eigentlich immer im linearen Teil des Ausgangskennlinienfeldes, also im pinch off Bereich. Aus dem Verlauf der Ausgangskennlinien kann man schliessen, dass der JFET in diesem Bereich wie eine spannungsgesteuerte Stromquelle wirkt; die in der Praxis beobachtbare geringe Zunahme des Drainstromes mit der Spannung U DS kann durch einen differentiellen Widerstand r DS erfasst werden. Der Eingangsstrom (Gatestrom) eines JFET ist vernachlässigbar klein (Sperrstrom einer Diode) und wird in der Ersatzschaltung nicht berücksichtigt. G Kleinsignal-Ersatzschaltung i D D S u GS u GS u GS r DS u DS S Abb. 7.17: Kleinsignal-Ersatzschaltung des JFET

7.2 Sperrschicht-Feldeffekt-Transistoren 13 Der Faktor S wird Steilheit genannt. Mathematisch gesehen entspricht S der Steigung der Transferkennlinie im Arbeitspunkt. Daraus kann nun mit Hilfe der FET- Gleichung die Steilheit bestimmt werden: S d 2 I ------------- DSS U --------------------- GS = = 1 ---------- = d U P U P 2 SS U ------------------------- GS I U DSS 1 ---------- P U P Der Ausdruck in eckigen Klammern entspricht genau der Wurzel aus, was durch Vergleich mit der FET-Gleichung leicht verifiziert werden kann. Wir erhalten demnach für die Steilheit schliesslich den folgenden Ausdruck: S 2 SS = ------------------------------------ = U P 2 I --------------------------------- DSS U P Die Steilheit ist arbeitspunktabhängig und hat ihren Maximalwert bei = SS und beträgt dann S max = -2SS /U P. In der Literatur werden für die Steilheit, die übrigens üblicherweise in ma/v ausgedrückt wird, auch etwa die Bezeichnungen g FS oder y FS verwendet (es handelt sich schliesslich bei der Steilheit formal um einen Leitwert). Der differentielle Drain-Source-Widerstand r DS ist relativ gross und nimmt mit steigendem Drainstrom etwas ab (r DS ist ungefähr umgekehrt proportional zur Wurzel aus ). Wegen seiner Grösse, die wir in einem späteren Kapitel noch messtechnisch ermitteln werden, kann r DS in vielen Fällen auch vernachlässigt werden.

14 Feldeffekt-Transistoren 7.3 Verstärker-Grundschaltungen 7.3.1 Arbeitspunkt-Einstellung Das Gate-Potential muss beim n-kanal-jfet negativer sein als das Source-Potential. Das kann man entweder durch eine separate negative Betriebsspannung erreichen, was allerdings eine relativ teure Lösung ist, oder durch eine Schaltung wie sie in Abbildung 7.18 gezeigt wird. U DD R G R S Abb. 7.18: Arbeitspunkt-Einstellung beim JFET Da kein Gatestrom fliesst (gesperrter pn-übergang), liegt das Gate auf Masse- Potential. Der Widerstand R G hat nur die Aufgabe, das Gate auf diesem Potential zu halten; da er von keinem Strom durchflossen wird, kann er nahezu beliebig gross gewählt werden. Der Drainstrom verursacht am Widerstand R S einen Spannungsabfall und erzeugt so die gewünschte negative Spannung. Für die sich einstellenden Arbeitspunktgrössen A und A erhalten wir zwei Gleichungen. Die eine ist die FET-Gleichung, die andere das ohmsche Gesetz für R S. A 2 A = SS 1 ------------- U A = A R s P Dieses Gleichungssystem kann nun algebraisch aufgelöst werden. Es interessieren uns eigentlich nur zwei Werte, nämlich der Wert von R S für einen geforderten Drainstrom A und der Wert von A für einen gegebenen Widerstand R S. Die erste Aufgabe ist sehr einfach lösbar, für den geforderten Wert von R S erhalten wir: R S = U P ---------- 1 A A ---------- SS

7.3 Verstärker-Grundschaltungen 15 Das negative Vorzeichen braucht uns nicht weiter zu irritieren, denn die pinch off Spannung U P ist ja selbst auch negativ; R S wird also schon positiv. Die Lösung der zweiten Aufgabe sei dem Leser als Übungsaufgabe überlassen (Hinweis: Bei einer quadratischen Gleichung sind nicht immer beide Lösungen sinnvoll). Man kann sich aber rasch einen Überblick verschaffen, wenn man die beiden Gleichungen grafisch darstellt (Abbildung 7.19). Der Schnittpunkt der Graphen der beiden Gleichungen ergibt dann den Arbeitspunkt. R S SS A U P A Abb. 7.19: Arbeitspunkt beim JFET (grafische Darstellung) Die gestrichelte Kurve gehört zum zweiten Ast der Parabel, die ja die Transferkennlinie bildet. Die zweite Lösung der angesprochenen quadratischen Gleichung liefert den Schnittpunkt der Widerstandsgeraden mit diesem Ast. Nun liegen die Verhältnisse leider nicht ganz so einfach; die enormen Streuungen der FET-Parameter wurden bereits einmal angesprochen. In Abbildung 7.20 sind die möglichen Transferkennlinien des FET 2N5458 massstäblich eingetragen; sie bilden in ihrer Gesamtheit die schraffierte Fläche. Man erkennt nun, dass die Schnittpunkte der Widerstandsgeraden R S mit den Transferkennlinien, also die Arbeitspunkte, in weiten Grenzen streuen können. Der Maximalwert des Ruhestromes ist um ein Mehrfaches grösser als der Minimalwert. Es ist also offenbar sehr schwierig, bei Feldeffekt-Transistoren stabile Arbeitspunkte einzustellen (stabil hier nicht unbedingt im Sinne von Temperaturstabilität, sondern eng toleriert, damit eine Serienproduktion ohne Abgleichprozesse möglich wird).

16 Feldeffekt-Transistoren SSmax R S Amax SSmin Bereich der möglichen Ruhströme U Pmin U Pmax Amin Abb. 7.20: Einfluss der Exemplarstreuung auf den Arbeitspunkt Damit wir eine kleinere Streuung bei den Ruheströmen erhalten, müsste die Widerstandsgerade wesentlich flacher verlaufen, der Widerstand R S also viel grösser gewählt werden. Das hat aber den Nachteil, dass der Ruhestrom nahezu beliebig klein wird und damit die Schaltung nur noch bedingt brauchbar ist. Einen Ausweg aus diesem Dilemma zeigt die Abbildung 7.21, wo der Schnittpunkt der Widerstandsgeraden nicht mehr im Ursprung liegt, sondern um den Wert U G in Richtung auf positive Spannungen verschoben wird. Dies führt zu einer wesentlich geringeren Streuung des Ruhestromes A bei noch vernünftigen Werten des Drainstromes. SSmax R S SSmin Amax Amin U Pmin U Pmax U G Abb. 7.21: Arbeitspunktstreuung mit Vorspannung

7.3 Verstärker-Grundschaltungen 17 Aus der Abbildung 7.22 können wir die folgende Gleichung für die Widerstandsgerade entnehmen: = U G R S Nach einer kleinen Umstellung (Auflösen nach U G ) erhalten wir die folgende Form der Geradengleichung: U G = + R S Daraus erhalten wir leicht die zugehörige Schaltung, wie sie in Abbildung 7.22 dargestellt ist: U DD R 1 U G R 2 RS Abb. 7.22: Verbesserte Schaltung zur Arbeitspunkteinstellung Die gewünschte Vorspannung kann einfach durch einen Spannungsteiler realisiert werden, der das Gate-Potential auf den Wert U G anhebt. Diese Schaltung erlaubt wesentlich enger tolerierte Arbeitspunkte, benötigt aber auch eine nicht unbeträchtlich höhere Betriebsspannung. Der Spannungsteiler darf auch hier wieder fast beliebig hochohmig gewählt werden, da er unbelastet ist; der Sperrstrom des pn-überganges zwischen Gate und Kanal muss dabei allerdings beachtet werden. Angaben dazu und besonders zur Temperaturabhängigkeit des Gatestromes findet man in den entsprechenden Datenblättern. Bei der Dimensionierung ist darauf zu achten, dass die Schaltungen möglichst ohne Abgleichprozesse auch in grossen Stückzahlen herstellbar sein müssen. Man muss daher den Ruhestrom A so wählen, dass er sicher kleiner ist, als der minimale Wert von SS des betreffenden Transistortyps. Empfehlenswert im Sinne einer garantierten Aussteuerbarkeit ist ein Wert von A. SSmin / 2.

18 Feldeffekt-Transistoren 7.3.2 Die Source-Schaltung Die Source-Schaltung entspricht im Prinzip der Emitterschaltung bei den bipolaren Transistoren. Der Aufbau der Schaltung ist in Abbildung 7.23 gezeigt. Dabei wurde der Einfachheit halber die einfachste Form der Arbeitspunkteinstellung gewählt, da diese auf das Kleinsignalverhalten keinen Einfluss hat. U DD R D C 1 u 1 R G R S C S u 2 Abb. 7.23: Schema der Source-Schaltung Bei der Arbeitspunkteinstellung der Source-Schaltung ist noch darauf zu achten, dass der momentane Betriebspunkt des JFET den Abschnürbereich nicht verlassen darf, andernfalls würden grosse Signalverzerrungen auftreten. Das bedeutet, dass die Ruhespannung U DSA grösser als U P gewählt werden muss. Bei der Wahl der Betriebsspannung bzw. bei der Wahl von R D ist darauf Rücksicht zu nehmen. In Analogie zu den Schaltungen mit bipolaren Transistoren können wir auch für diese Verstärkerstufe eine Kleinsignal-Ersatzschaltung zeichnen (Abbildung 7.24). u 1 R G u GS S u GS r DS R D u 2 Abb. 7.24: KSE der Source-Schaltung Die Spannungsverstärkung dieser Schaltung kann man direkt aus der Kleinsignalersatzschaltung herauslesen: u 2 v u = ---- = S ( R u D r DS ) S R D 1

7.3 Verstärker-Grundschaltungen 19 Ebenso leicht lassen sich Ein- und Ausgangswiderstand bestimmen: r ein = R G r aus = R D r DS R D Zahlenbeispiel Der verwendete JFET des Typs 2N5458 habe eine Spannung U P = -3 V und einen Strom SS = 5 ma. Bei einem gewünschten Wert für A von 1 ma erhält man für den Widerstand R S einen Wert von 1.66 ks; gerundet auf den nächstliegenden Normwert der Reihe E12 ergibt sich R S = 1.5 ks. Der sich in diesem Fall einstellende Drainstrom beträgt A = 1.07 ma; es ist also nur eine relativ kleine Abweichung vom Sollwert zu verzeichnen. Für die Betriebsspannung U DD wählen wir 12 V, dann verbleiben bei einer Spannung A = 1.6 V und einem Widerstand R D = 5.6 ks noch etwa 4.4 V > U P = 3 V als Spannung über dem FET. Der Widerstand R G wird zu 1 MS gewählt. Unter diesen Voraussetzungen erhält man für die Steilheit des JFET S = 1.54 ma/v. Für die Spannungsverstärkung resultiert damit: v u = -8.64. Diese Spannungsverstärkung liegt um Grössenordnungen unter den mit bipolaren Transistoren erreichbaren Werten. Im Vergleich zur Emitterschaltung fällt anderseits der sehr hohe (fast frei wählbare) Eingangswiderstand positiv auf. Klirrfaktor Die einzige Nichtlinearität der Source-Schaltung ist die Transferkennlinie, die in recht guter Näherung durch die FET-Gleichung beschrieben werden kann. 2 = SS 1 ---------- U P Für die Spannung können wir vorderhand den folgenden Ansatz machen: = A + u GS Wir stellen also die Gate-Source-Spannung als Überlagerung von Arbeitspunktspannung A und Signalspannung u GS dar. Damit können wir jetzt den resultierenden Drainstrom berechnen.

20 Feldeffekt-Transistoren A + u GS 2 = SS 1 ------------------------------ U P = 2( A + u GS ) ( U SS 1 -------------------------------------- GSA + u GS ) 2 + ------------------------------------- U P ( U P ) 2 = 2A 2u SS 1 ----------------- GS ( U ------------ GSA ) 2 2U --------------------- GSA u GS ( u U P U P ( U P ) 2 --------------------------- GS ) 2 + + ( U P ) 2 + ---------------- ( U P ) 2 Zur Berechnung des Klirrfaktor benötigen wir nur den zeitabhängigen Teil des Drainstromes; wir erhalten dafür: 2u GS 2U i D SS --------------- GSA u GS ( u --------------------------- GS ) 2 = + U P ( U P ) 2 + ---------------- ( U P ) 2 = 2 U SS ------ P U GSA --------------------------- U P U P ( u GS ) 2 u GS + ---------------- ( U P ) 2 = 2 U I DSS u GS ------ GSA 1 ------------- U P U P ( u GS ) 2 + ---------------- ( U P ) 2 Für die Signalspannung u GS machen wir noch den folgenden Ansatz: u GS () t = Û cos( ωt) ( u GS ) 2 () t = U ˆ2 ------ ( 1 + cos( 2ωt) ) 2 Daraus erhalten wir, wenn wir wiederum nur die zeitabhängigen Terme berücksichtigen und ausmultiplizieren, den folgenden Ausdruck für den Drainstrom i D (t):

7.3 Verstärker-Grundschaltungen 21 i D = 2Û U --------- GSA I U DSS 1 ------------- P U P 1 Û cos( ωt) + SS -- ------ 2 U 2 cos( 2ωt ) P = a 1 cos( ωt) + a 2 cos( 2ωt) Betrachten wir den Fourier-Koeffizienten a 1 noch etwas genauer: 2Û --------- I U DSS 1 P A ------------- U P 2Û U --------- GSA = I U DSS SS 1 ------------- = P U P 2Û A I ------------------------------------- DSS U P Für den Klirrfaktor d erhalten wir schliesslich: d a 2 = ----- = a 1 ------------- Û 4 U P I ------------ DSS A Der Klirrfaktor scheint also auf den ersten Blick ziemlich stark von den FET- Parametern und vom Arbeitspunkt abhängig zu sein. Berechnen wir noch die für einen vorgegebenen Klirrfaktor zulässige Amplitude der Eingangsspannung: U ˆ e = 4 U P d I ---------- DA SS Für die Werte aus dem vorherigen Beispiel erhalten wir für einen Klirrfaktor von 1% (d = 0.01) eine zulässige Amplitude der Eingangsspannung von Û e =54mV. Bei der Emitterschaltung haben wir dafür nur einen Wert von 1 mv gefunden. Der JFET scheint hier einen grossen Vorteil gegenüber dem Bipolartransistor zu haben. Eine genauere Überlegung zeigt aber, dass man eigentlich die Klirrfaktoren bei gleicher Ausgangsamplitude vergleichen muss, denn das Ziel eines Verstärkers ist es ja in der Regel, eine kleine Eingangsspannung auf einen definierten Wert zu bringen. Es gilt: U ˆ a = v u U ˆ e = S R D U ˆ e

22 Feldeffekt-Transistoren Damit erhalten wir für die zulässige Amplitude der Ausgangsspannung den folgenden Ausdruck: U ˆ a I 4 U P d DA 2 A SS = ---------- -------------------------------- R SS U D = d 8 A R D = d 8 U RDA P Die für einen bestimmten Klirrfaktor zulässige Amplitude der Ausgangsspannung ist also proportional zur Ruhespannung U RDA über dem Drainwiderstand und damit völlig unabhängig von den FET-Parametern und von der genauen Lage des Arbeitspunktes. In unserem Beispiel erhalten wir bei einem Ruhespannungsabfall über R D von 6 V eine zulässige Amplitude der Ausgangsspannung (für d = 0.01) von 480 mv. Bei einer Emitterschaltung würde die Spannungsverstärkung unter sonst gleichen Verhältnissen etwa U RCA /U T = 230 betragen; entsprechend wäre dann zu maximal zulässige Ausgangsamplitude etwa 230 mv, also etwa die Hälfte des Wertes beim JFET. Verstärkerstufen mit JFET haben also einen etwas kleineren Klirrfaktor als mit bipolaren Transistoren aufgebaute Stufen. Anderseits ist die erreichbare Spannungsverstärkung wesentlich kleiner und die Probleme mit der Arbeitspunkteinstellung sind auch nicht zu vergessen. Ein weiterer Nachteil ist, dass JFET nur ziemlich kleine Ströme (im ma-bereich) verarbeiten können. Die Hauptvorteile von JFET- Verstärkern liegen in den sehr hohen erzielbaren Eingangswiderständen und im besseren Rauschverhalten bei hochohmigen Signalquellen. Aus diesen Gründen werden JFET in analogen Schaltungen eher selten und dann vorwiegend in Eingangsstufen verwendet, wo ihre Vorteile zum Tragen kommen. 7.3.3 Der Source-Folger Der Source-Folger oder Drain-Schaltung (Abbildung 7.25) entspricht dem Emitterfolger und hat auch ähnliche Eigenschaften. U DD C 1 R 1 u 1 R 2 R S u 2 Abb. 7.25: Schema eines Source-Folgers

7.3 Verstärker-Grundschaltungen 23 Damit wir den Arbeitspunkt vernünftig wählen können (Source-Potential etwa die halbe Betriebsspannung), müssen wir die Arbeitspunkt-Einstellung mit Vorspannung wählen. Für die Kleinsignal-Ersatzschaltung erhalten wir auf gewohnte Weise: u 1 R p = R 1 R 2 u GS S u GS rds RS u2 Abb. 7.26: KSE des Source-Folgers Für die Spannungsverstärkung erhalten wir unter Vernachlässigung von r DS durch Berechnung der Spannungen u 1 und u 2 sofort: u 2 v u = ----- = u 1 S R ---------------------- S 1 + S R S Mit den Werten U DD =12V, U P =-3V, SS =5mA, R 1 =1.5MS, R 2 =1MS und R S =6.8kS erhalten wir für den Ruhestrom A. 1 ma, für das Source-Potential etwa 6.3 V und für die Steilheit S in diesem Arbeitspunkt S. 1.5 ma/v. Damit resultiert für die Spannungsverstärkung v u = 0.91, also signifikant weniger als 1. Der Eingangswiderstand lässt sich sofort aus der Ersatzschaltung entnehmen; die Berechnung des Ausgangswiderstandes ist etwas schwieriger. Bei eingangsseitigem Leerlauf (oder Kurzschluss) ist u GS =-u 2 und damit wird der eingeprägte Strom der Stromquelle i 2 '= -S@u 2. Der Ausgangswiderstand ist die Parallelschaltung von R S, r DS und dem Widerstand u 2 /-i 2 ' = 1/S. Damit erhalten wir, wenn wir wieder r DS vernachlässigen: r ein R P R 1 = = 1 R 2 r aus R S -- S Mit den oben verwendeten Zahlwerten erhalten wir für den Eingangswiderstand r ein = 600 ks und für den Ausgangswiderstand r aus. 600 S. Das Verhalten des Source-Folgers gleicht demjenigen des Emitterfolgers, allerdings haben wir eine Spannungsverstärkung, die deutlich kleiner als 1 ist und auch der Ausgangswiderstand erreicht nicht die tiefen Werte wie der bipolare Emitterfolger.

24 Feldeffekt-Transistoren 7.4 MOS-Feldeffekt-Transistoren 7.4.1 Funktionsprinzip der MOS-FETs MOS-Feldeffekt-Transistoren entsprechen in ihrer Wirkungsweise eher dem zu Beginn dieses Kapitels verwendeten Kondensator-Modell als die Sperrschicht-FET. Die metallische Gate-Elektrode ist durch eine dünne Oxid-Schicht vom Halbleiterkristall getrennt. Gate-Elektrode und Halbleitermaterial bilden die beiden Elektroden des Kondensators, die Oxidschicht dient als Dielektrikum. Von diesem Schichtaufbau (Metal Oxide Semiconductor) hat dieser Transistortyp seinen Namen: MOS-FET; in der Literatur findet man noch andere Bezeichnungen wie: IGFET ( für Insulated Gate FET) oder MIS-FET (für Metal Insulation Semiconductor). Abbildung 7.27 zeigt den grundsätzlichen Aufbau eines n-kanal MOS-Feldeffekt-Transistors. S G D n+ n+ p Abb. 7.27: Aufbau eines MOS-Feldeffekt-Transistors Das Grundmaterial ist schwach p-leitend; Source und Drain bestehen aus stark n- dotiertem Material. Zwischen Drain und Source kann in dieser Anordnung kein Strom fliessen, da immer einer der beiden pn-übergänge in Sperrrichtung gepolt ist. Der hier neu auftretende Anschluss B (engl. bulk: Substrat oder Grundmaterial) muss auf einem negativeren Potential liegen als die beiden Elektroden Source und Drain, da sonst die pn-übergänge leitend werden und das Halbleiterelement nicht mehr steuerbar ist. Üblicherweise wird das Substrat mit der negativen Betriebsspannung verbunden. Wenn in dieser Anordnung eine positive Gate-Source-Spannung angelegt wird, so bildet sich durch Influenz am oberen Rand der p-zone eine dünne Schicht mit freien Elektronen, man spricht dabei auch von einer Inversionsschicht. Damit haben wir einen leitenden Kanal zwischen Source und Drain; sein Widerstand wird umso kleiner, je grösser die angelegte Spannung ist, weil damit auch die influenzierte Ladung vergrössert wird. Diese Verhältnisse sind in Abbildung 7.28 dargestellt. Bei der Spannung = 0 sperrt der FET; man nennt diesen Typ deshalb auch selbstsperrend (normally off, enhancement type, Anreicherungstyp). B

7.4 MOS-Feldeffekt-Transistoren 25 Inversionsschicht S G D n+ n+ p B Abb. 7.28: Selbstsperrender n-kanal-mos-fet Wenn es gelingt, dem Kondensator eine Vorspannung sozusagen einzubauen, so könnte man auch Transistoren realisieren, bei denen ein influenzierter Kanal bereits bei der angelegten Spannung = 0 auftritt. Man kann diese Vorspannung realisieren, indem im Siliziumdioxid, also dem Dielektrikum, positive Ladungen eingefroren werden. Man erhält dann einen selbstleitenden FET (normally on, depletion type, Verarmungstyp), wie er in Abbildung 7.29 gezeigt wird. S G D +++++++++++++ n+ n+ p Abb. 7.29: Selbstleitender n-kanal MOS-FET Beim selbstleitenden MOS-FET kann man durch eine negative Spannung den Drainstrom verkleinern, durch eine positive Spannung kann der Strom vergrössert werden. Bis jetzt haben wir den MOS-FET immer im stromlosen Zustand betrachtet. Wenn wir nun einen Drainstrom fliessen lassen, so nimmt die Kondensatorspannung gegen das drainseitige Ende des Kanals als Folge des Spannungsabfalls immer mehr ab und der Kanal wird wie beim Sperrschicht-FET abgeschnürt, wie das in Abbildung 7.30 am Beispiel des selbstsperrenden n-kanal-mos-fets skizziert wird. Es ist also zu erwarten, dass auch beim MOS-FET der Drainstrom ab einer gewissen Spannung U DS nicht mehr von dieser abhängig ist, dass also die B

26 Feldeffekt-Transistoren Ausgangskennlinien im Abschnürbereich ebenfalls praktisch horizontal verlaufen und der Drainstrom in diesem Gebiet fast ausschliesslich von der Gate-Source- Spannung abhängt. Selbstleitende FETs zeigen natürlich genau dasselbe Verhalten. S G D n+ n+ p B Abb. 7.30: Selbstsperrender MOS-FET im Abschnürbereich Im Gegensatz zu den Sperrschicht-FETs kann aber der Drainstrom durch höhere Spannungen fast beliebig gesteigert werden, da ja kein pn-übergang leitend werden kann. Es existiert also auch kein Maximalstrom SS. Durch Umkehrung der Polaritäten kann man auch p-kanal-mos-feldeffekt-transistoren hergestellt werden. Allerdings haben p-kanal-transistoren auch hier den Nachteil, dass sie bei gleicher Geometrie einen wesentlich grösseren Kanalwiderstand aufweisen, da die Beweglichkeit der Löcher viel geringer ist als die Beweglichkeit der Elektronen. Aus technologischen Gründen findet man praktisch keine selbstleitenden p-kanal-mos-fets. Die meisten MOS-Transistoren als diskrete Bauelemente sind selbstsperrende n-kanal-transistoren; in integrierten Schaltungen werden alle verfügbaren Typen verwendet. 7.4.2 Kennlinien und Gleichungen Die Ausgangskennlinien eines MOS-FETs (selbstsperrend oder selbstleitend) stimmen praktisch mit den Ausgangskennlinien von Sperrschicht-FET überein. Der grosse Unterschied besteht darin, dass die Spannung praktisch keinen Einschränkungen unterliegt (im Rahmen der im Datenblatt spezifizierten Grenzwerte) und dass damit eben auch keine oberste Kennlinie existiert. Es wird auch hier wieder zwischen dem ohmschen Bereich und dem Abschnürbereich unterschieden. Die für den Abschnürbereich (pinch off Bereich) gültige Transferkennlinie weist nun einen abweichenden Verlauf auf. Wir wollen das am Beispiel des meistverwendeten MOS-FETs, dem selbstsperrenden n-kanal-typ, etwas genauer untersuchen und die zugehörigen Gleichungen formulieren.

7.4 MOS-Feldeffekt-Transistoren 27 U th Abb. 7.31: Transferkennlinie eines n-kanal MOS-Feldeffekttransistors Man erkennt, dass man eine minimale Spannung U th, die sogenannte Schwellspannung (threshold voltage) anlegen muss, damit der MOS-FET überhaupt zu leiten beginnt. Diese Schwellspannung beträgt wenige Volt und spielt eine ähnliche Rolle wie die pinch off Spannung U P bei den JFET. Für den ohmschen Bereich ( $ U th und U DS # - U th ) gilt der folgende Zusammenhang: ( U DS ) 2 (, U DS ) = K ( U th ) U DS ------------------ 2 Die hier auftretende FET-Konstante K hängt von den Eigenschaften des Halbleitermaterials und von der Geometrie ab; für ihre Einheit gilt: [K] = A / V 2. K spielt bei den MOS-FETs die Rolle, die der Strom SS bei den JFET innehat. Für den Abschnürbereich (U DS $ -U th ) findet man: ( ) = K --- ( U 2 GS U th ) 2 Die beiden Parameter U th und K müssen nun noch messtechnisch bestimmt werden. Dazu kann man die für den pinch off Bereich gültige Beziehung verwenden und einige Wertepaare, im Abschnürbereich messen. Wählen wir das Wertepaar 0 und 0 als Referenzwert, so können wir das Verhältnis zweier Stromwerte bilden und erhalten mit der FET-Gleichung durch Ziehen der Quadratwurzel auf beiden Seiten der Gleichung:

28 Feldeffekt-Transistoren I -------- D 0 U th 1 = ---------------------------- = ( U 0 U th ) ---------------------------- = α ( U th 0 U th ) th Man erkennt, dass die Wurzel aus proportional zur Differenz - U th ist. Wenn wir alle Messwerte von auf den Referenzstrom 1 A beziehen und die Wurzel daraus über auftragen, so schneidet die resultierende Gerade (die wegen der Messunsicherheit wieder durch eine lineare Regressionsrechnung gewonnen werden sollte) die Spannungsachse bei der Schwellspannung U th. Dieser Schnittpunkt ist unabhängig vom Proportionalitätsfaktor ". ( /1A) 1/2 Regressionsgerade Messwerte U th Abb. 7.32: Bestimmung der Schwellspannung U th Die in Abbildung 7.32 eingezeichneten Messwerte stammen von einem IRF520, einem selbstsperrenden n-kanal Leistungs-MOS-FET. Bei bekannter Schwellspannung U th kann man nun aus jedem gemessenen Wertepaar die FET-Konstante K berechnen: K = 2 I -------------------------------- D ( U th ) 2 Man sollte diese Rechnung wegen der Messunsicherheiten auch wieder für jedes gemessene Wertepaar durchführen und den Mittelwert als Resultat verwenden. Mit den so gewonnenen Werten für U th und K kann die Transferkennlinie mit Hilfe der FET-Gleichung berechnet werden. Ein Vergleich der so gewonnenen Näherung mit den Messwerten zeigt, dass auch bei den MOS-FETs die Näherung hinreichend genau ist (Abbildung 7.33).

7.4 MOS-Feldeffekt-Transistoren 29 Näherung Messwerte U th Abb. 7.33: Vergleich von gemessener und gerechneter Transferkennlinie Die bisher angegebenen Zusammenhänge stimmen nur unter der Voraussetzung, dass die Spannung zwischen Substrat B und Source gleich Null ist. Diese Spannung U BS hat nämlich auch einen Einfluss auf den Drainstrom. Damit der pn-übergang zwischen Substrat und Source (bzw. Drain) mit Sicherheit sperrt, muss U BS # 0 sein. Die Abhängigkeit des Drainstromes von U BS entspricht der Stromabhängigkeit beim JFET; je negativer U BS wird, desto kleiner wird der Drainstrom bei konstanter Spannung (eine Sperrspannung zwischen Substrat und Kanal verengt diesen und bewirkt eine Abnahme des Stromes). Diese doppelte Steuerungsmöglichkeit wird bei gewissen Schaltungen (z.b. Modulatoren) technisch ausgenützt; in den meisten Fällen ist sie aber eher störend. Bei sehr vielen MOS-FETs ist deshalb die Substratelektrode intern direkt mit Source verbunden (U BS = 0) und gar nicht von aussen zugänglich. 7.4.3 Symbole und Bezugsrichtungen Die folgende Tabelle gibt eine Übersicht über die verschiedenen MOS-FET-Typen und die Häufigkeit, mit der sie praktisch angewendet werden. Typenübersicht n-kanal p-kanal selbstsperrend (enhancement type, normally off, Anreicherungstyp) selbstleitend (depletion type, normally on, Verarmungstyp) sehr häufig seltener häufig praktisch nie

30 Feldeffekt-Transistoren Abbildung 7.34 zeigt die Symbole, die Bezugsrichtungen mit den im Betrieb normalen Polaritäten der Spannungen und Ströme sowie die Transferkennlinien der Gruppe der selbstsperrenden MOS-FETs. D D > 0 < 0 G U DS > 0 G U DS < 0 > 0 < 0 S n-kanal S p-kanal Abb. 7.34: Symbole und Transferkennlinien der selbstsperrenden MOS-FETs Im Symbol wird durch den unterbrochen gezeichneten Kanal ausgedrückt, dass der FET bei = 0 nicht leitet, was ja das Kennzeichen der selbstsperrenden MOS- FETs ist. Dieser Sachverhalt wird auch in der englischen Bezeichnung normally off dargestellt. Die Bezeichnungen Anreicherungstyp oder enhancement type sagen aus, dass der leitfähige Kanal erst durch Anlegen einer Steuerspannung durch Inversion entsteht, dass also erst die freien Ladungsträger angereichert werden müssen. Die Gate-Elektrode ist auch im Symbol isoliert vom Kanal, drückt also aus, dass kein Gatestrom fliessen kann. Bei den selbstleitenden MOS-FETs (Abbildung 7.35) ist dementsprechend der Kanal ausgezogen gezeichnet, weil der Kanal für = 0 leitet (englisch normally on ). Die Begriffe Verarmungstyp bzw. depletion type illustrieren, dass bei diesen FETs die Ladungsträgerdichte im Kanal durch eine negative Spannung (beim n-kanal-typ) verkleinert werden kann, der Kanal eben an Ladungsträgern verarmt. Selbstverständlich kann durch eine Spannung mit umgekehrter Polarität der Kanal auch angereichert werden, insofern ist also diese Bezeichnung etwas irreführend. Die hier primär verwendeten Begriffe selbstleitend und selbstsperrend sind vorzuziehen, da sie aussagekräftiger sind.

7.4 MOS-Feldeffekt-Transistoren 31 D D > 0 < 0 G U DS > 0 G U DS < 0 S n-kanal S p-kanal Abb. 7.35: Symbole und Transferkennlinien der selbstleitenden MOS-FETs 7.4.4 Bauformen und Empfindlichkeit MOS-Feldeffekt-Transistoren gibt es in den verschiedensten Bauformen, vom Kleinsignaltransistor bis zum Leistungsbauelement mit weit über 20 A Strom und Maximalwerten für die Drain-Source-Spannung von einigen 100 V. Die Gehäuseformen entsprechen denen, die wir bei den bipolaren Transistoren kennen gelernt haben. Bei den meisten diskret erhältlichen MOS-FETs handelt es sich um Leistungs-Transistoren. Kleinsignal-Transistoren sind eher selten. Das hängt mit der Empfindlichkeit der MOS-FETs auf statische Ladungen zusammen. Gate und Kanal bilden einen Kondensator mit einer dünnen Oxidschicht als Dielektrikum. Dieser Kondensator hat eine Kapazität, die bei Kleinsignaltypen im pf-bereich liegt. Eine elektrostatische Ladung, wie wir sie immer tragen (z.b. Reibungselektrizität) lädt diesen Kondensator auf sehr hohe Spannung auf, die dann zum Durchbruch der Oxidschicht und damit zur Zerstörung des Transistors führen. Kleinsignal-MOS- FETs sind deshalb ab Werk mit einem Kurzschlussring aus leitfähigem Gummi oder aus dünnem Draht versehen, der alle Elektroden gegeneinander kurzschliesst. Dieser Kurzschlussring darf erst entfernt werden, wenn der Halbleiter eingelötet ist und damit die Gefahr von extremen statischen Aufladungen weitgehend gebannt ist. Weitere notwendige Vorsichtsmassnahmen sind das Verwenden von leitfähigen

32 Feldeffekt-Transistoren Arbeitsflächen und damit verbundene Armbänder, die eine statische Aufladung verhindern. Leistungshalbleiter sind weniger empfindlich, weil einerseits hier die Gate- Kapazität im nf-bereich liegt und anderseits die Gate-Elektrode durch Dioden oder andere Elemente gegen Überspannungen geschützt werden kann. In der Leistungselektronik spielt es nicht mehr so eine grosse Rolle, wie hochohmig ein Bauelement angesteuert werden kann. 7.5 Anwendungen von MOS-FETs 7.5.1 Verstärkerschaltungen MOS-FETs werden eher in Ausnahmefällen in Verstärkerschaltungen eingesetzt, da sie ähnliche Eigenschaften haben wie die JFET. Wir haben die bereits bekannten Schwierigkeiten mit der Arbeitspunkt-Einstellung (Exemplarstreuung), die erreichbaren Verstärkungen sind ebenfalls bescheiden. Dazu kommen jetzt noch die vorher erwähnten Probleme mit statischen Aufladungen. Die Anwendungen beschränken sich deshalb auf Schaltungen, in denen der enorm hohe Eingangswiderstand wichtig ist. Die Kleinsignalersatzschaltung der MOS-FETs ist identisch mit derjenigen für JFETs; für die Steilheit erhalten wir hier: S d = ------------- = K ( U da U th ) = 2 K A GS Etwas günstiger liegen die Verhältnisse bei integrierten Schaltungen. Hier kann man das Problem der statischen Aufladung besser in den Griff bekommen, damit fällt ein Nachteil weg. Da alle Transistoren im selben Prozess aus dem gleichen Stück Silizium hergestellt wurden, fallen die Streuungen der Parameter auch wesentlich kleiner aus, was die Arbeitspunkteinstellung erleichtert. MOS-Transistoren benötigen viel weniger Fläche als bipolare Transistoren, so dass integrierte MOS-Schaltungen platzsparender und damit auch billiger sind. 7.5.2 Leistungsanwendungen Gegenüber bipolaren Leistungstransistoren haben MOS-Leistungstransistoren einige Vorteile. Nebst der viel kleineren Ansteuerleistung fällt ins Gewicht, dass der Drainstrom bei zunehmender Temperatur abnimmt (jedenfalls bei hohen Strömen) und damit die Parallelschaltung von Leistungsbauteilen massiv erleichtert wird. Wir werden in späteren Kapiteln im Detail auf mögliche Anwendungen von MOS-Leistungstransistoren eingehen.

7.5 Anwendungen von MOS-FETs 33 7.5.3 CMOS-Schaltungen in der Digitaltechnik CMOS steht für Complementary MOS, also für komplementäre MOS-Transistoren (n-kanal- und p-kanal-transistoren in derselben Schaltung). In dieser Technik sind sehr interessante Schaltungen möglich. Betrachten wir einmal einen CMOS- Inverter (Abbildung 7.36): U DD U SS Abb. 7.36: CMOS-Inverter (Grundschaltung) Zunächst eine kurze Beschreibung der Funktionsweise: Für eine hinreichend kleine Eingangsspannung (. 0 V, also ein Low) sperrt der n-kanal-fet mit Sicherheit (es handelt sich ja um selbstsperrende Typen). Falls die Betriebsspannung grösser ist als die Schwellspannung U th, leitet der obere p-kanal-fet. Es kann allerdings kein Strom fliessen, wenn der Ausgang nicht mit einem Widerstand belastet ist. Damit ist der Ausgang über den leitenden p-kanal-fet mit der positiven Betriebsspannung U DD verbunden und damit im Zustand High. Für eine hohe Eingangsspannung (High) wird der p-kanal-fet sperren und der n-kanal-fet leiten und so den Ausgang mit U SS verbinden, also ein Low liefern. Bemerkenswert an dieser Schaltung ist die Tatsache, dass sie ohne Widerstände auskommt und dass im statischen Fall kein Strom fliesst. Dank der Einfachheit der Schaltung (nur zwei MOS-Transistoren, die erst noch sehr wenig Chip-Fläche beanspruchen) sind solche CMOS- Schaltungen sehr billig. Eben haben wir festgestellt, dass bei CMOS-Schaltungen statisch kein Strom fliesst. Falls wir aber einen Wechsel am Eingang haben, so muss der unvermeidliche Kondensator zwischen Gate und dem Kanal umgeladen werden. Es wird also bei jedem Umschaltvorgang die Ladung )Q=C U DD verschoben; kurzzeitig fliesst also ein Strom. Strom ist ja als verschobene Ladung pro Zeiteinheit definiert; damit ist es offensichtlich, dass der Stromverbrauch bei CMOS-Schaltungen proportional zur Schaltfrequenz zunimmt. Der Vorteil des geringen Stromverbrauchs kommt also vor allem bei quasi statischen Systemen (z.b. Speichererhaltung bei Systemen im stand by Modus) zum Tragen. Bei schnell getakteten Systemen ist Vorsicht geboten; oberhalb von etwa

34 Feldeffekt-Transistoren 5 MHz Taktfrequenz sind beispielsweise LS-TTL-Schaltkreise genügsamer. CMOS-Schaltungen sind aber auch etwas langsamer als die bipolaren Technologien, ihre typische Verzögerungszeit liegt bei der Reihe 74HCxx bei 10 ns, also etwa gleich schnell wie Standard-TTL. In der gleichen Technik können auch NOR-Gatter realisiert werden, wie Abbildung 7.37 zeigt: U DD U SS Abb. 7.37: NOR-Gatter in CMOS-Technik Fast symmetrisch zum NOR-Gatter ist das NAND-Gatter realisiert (Abbildung 7.38): U DD U SS Abb. 7.38: NAND-Gatter in CMOS-Technik Auch diese Schaltungen bestehen ausschliesslich aus MOS-Transistoren. Da ja alle logischen Funktionen unter ausschliesslicher Verwendung von NAND- bzw. NOR- Gattern realisiert werden können, würden diese Grundschaltungen ausreichen, um eine ganze Logik-Familie zu realisieren. Eine Ausnahme müssen wir noch erwähnen, nämlich Gatter mit Tristate-Ausgängen. Wie Abbildung 7.39 zeigt, sind auch solche Ausgänge sehr einfach realisierbar.

7.5 Anwendungen von MOS-FETs 35 U DD EN U SS Abb. 7.39: CMOS-Inverter mit Tristate-Ausgang Falls der Enable-Eingang auf Low ist, sind der unterste n-kanal-fet und der oberste p-kanal-fet in der Ausgangsstufe beide gesperrt, der Ausgang ist also im hochohmigen Z-Zustand. Für EN = High leiten die beiden erwähnten Transistoren und der Inverter funktioniert normal. In der CMOS-Technik ist noch eine weitere Grundschaltung üblich, das sogenannte Transmission-Gate (Abbildung 7.40): U DD IN S OUT U SS Abb. 7.40: Grundschaltung des Transmission-Gates In dieser Schaltung fallen zunächst die beiden mittleren MOS-FETs auf, denn die Anschlüsse Source und Drain sind nicht eindeutig identifizierbar. In dieser Schaltung wird die Symmetrie der FET ausgenützt (Drain und Source vertauschen ihre Rolle je nach Vorzeichen der Drain-Source-Spannung). Falls der Eingang S mit U DD verbunden ist, wird gleichzeitig der Inverterausgang auf U SS gehen und damit sind die beiden mittleren MOS-Transistoren mit Sicherheit gesperrt; IN und OUT sind also getrennt. Ist S mit U SS verbunden, so bewirkt das, dass je nach Vorzeichen

36 Feldeffekt-Transistoren der Eingangsspannung mindestens einer der beiden mittleren Transistoren leitet und somit IN und OUT miteinander verbunden sind. Solche Transmission-Gates werden in der CMOS-Technik häufig verwendet, da sie in vielen Fällen einfachere Realisierungen komplexer Logikfunktionen erlauben (z.b. bei Multiplexern). Bei bescheideneren Ansprüchen kann ein Transmission-Gate auch zum Schalten eines analogen Signals verwendet werden. Die erste Familie von CMOS-Schaltungen war die Reihe CD4000. Diese Logik konnte mit Betriebsspannungen bis 15 V betrieben werden und umfasste ein recht grosses Spektrum an lieferbaren Logikfunktionen. Allerdings war die Reihe von den Verzögerungszeiten her nicht vergleichbar mit den damals üblichen TTL-Schaltungen. Zudem haben die Hersteller für die gleichen Logikfunktionen wie die TTL- Logik andere Pin-Belegungen gewählt, so dass es mit sehr viel Arbeit verbunden war, eine bestehende TTL-Schaltung auf CMOS-Technik umzubauen. Deshalb hat diese Reihe nie die grosse Bedeutung erlangt wie die TTL-Technik. Später wurde das mit der Schaffung der Reihe 74Cxx korrigiert; diese Reihe war von der logischen Funktion, von der Betriebsspannung und von der Pin-Belegung her identisch mit den TTL-Reihen. Das Handicap war immer noch die deutlich tiefere Geschwindigkeit. Die Reihe 74HCxx (H steht für High Speed) hat in dieser Richtung grosse Fortschritte gebracht; die Verzögerungszeiten der HC-Reihe entsprechen denen der Reihe 74xx bzw. 74LSxx (t pd. 10 ns). Gegenüber den älteren CMOS-Reihen konnten die Ausgänge auch etwas grössere Ströme liefern bzw. aufnehmen. Es blieb nur noch ein Unterschied, nämlich die H- und L-Pegel. Die folgende Tabelle zeigt die wichtigsten Werte der Reihe 74HCxx und den TTL- Reihen. Parameter 74HCxx 74xx 74LSxx 74ASxx 74ALSxx U IHmin 3.5V 2V 2V 2V 2V U ILmax 1V 0.8V 0.8V 0.8V 0.8V U OHmin 4.9V 2.4V 2.7V 2.7V 2.7V U OLmax 0.1V 0.4V 0.4V 0.4V 0.4V I IHmin 1µA 40µA 20µA 200µA 20µA I ILmax -1µA -1.6mA -400µA -2mA -100µA I OHmin -4mA -400µA -400µA -2mA -400µA I OLmax 4mA 16mA 8mA 20mA 4mA Bei diesen elektrischen Kennwerten fällt auf, dass die Ausgangsspannungen der CMOS-Schaltungen praktisch nicht von den Betriebsspannungen abweichen. Im

7.5 Anwendungen von MOS-FETs 37 Gegensatz zu den mit bipolaren Transistoren arbeitenden TTL-Schaltungen treten hier weder pn-übergänge noch Sättigungsspannungen auf. Die Ausgangstransistoren der CMOS-Schaltungen arbeiten ja eigentlich im ohmschen Gebiet des Kennlinienfeldes und so ist der Ausgang über den relativ kleinen Kanalwiderstand des leitenden MOS-Transistors mit der jeweiligen Betriebsspannung verbunden. Im Falle einer sehr hochohmigen Belastung ist die Ausgangsspannung gleich der Betriebsspannung. Wenn CMOS-Bausteine mit TTL-Bausteinen gemischt werden sollen, muss man vor allem die unterschiedlichen Spannungspegel beachten. Beim Übergang von HC auf TTL gibt es keine Probleme, da die Ausgangspegel des CMOS-Gatters mit Sicherheit unter bzw. über den Schwellwerten der TTL-Eingänge liegen. Der Übergang von TTL- auf HC-Gatter ist hingegen problematisch. Im Zustand Low ergeben sich keine Schwierigkeiten, da die maximale Ausgangsspannung der TTL-Schaltung mit 0.4 V unter dem für CMOS zugelassenen Maximalwert von 1 V liegt. Im Zustand High liefert die TTL-Schaltung mit Sicherheit noch 2.4... 2.7 V, also weniger als die minimal geforderten Eingangsspannung von 3.5 V bei der CMOS-Schaltung. Man kann durch Zuschalten eines pull up Widerstandes an den TTL-Ausgang die Ausgangsspannung im Zustand H anheben, so dass auch diese Kopplung einwandfrei funktioniert (Abbildung 7.41). 5 V R p TTL CMOS Abb. 7.41: Übergang von TTL auf CMOS Der Widerstand R p darf gross werden, da er praktisch nur durch den sehr kleinen Eingangsstrom der CMOS-Schaltung belastet wird. Damit aber die Geschwindigkeit der Schaltung nicht leidet, sollte man den Widerstand eher klein wählen, damit die Eingangskapazität der CMOS-Schaltung rasch aufgeladen wird. Die Schaffung der Reihe 74HCTxx (das T steht für TTL-Kompatibilität) hat auch noch dieses letzte Problem aus der Welt geschafft; diese Reihe ist vollständig kompatibel zu den TTL-Reihen und arbeitet mit denselben Pegeln. Der Aufbau von gemischten Schaltungen ist problemlos und erfordert keine pull up Widerstände mehr. Die Reihen 74HCxx und 74HCTxx sind heute erste Wahl, wenn es nicht auf besonders hohe Geschwindigkeit ankommt.

38 Feldeffekt-Transistoren 7.6 Übungsaufgaben und Kontrollfragen 7.6.1 Übungsaufgaben 28. Daten des JFET: U P = -2... -6 V, SS = 3.. 9 ma A +12 V 1 MΩ 1 kω Abb. 7.42: Schaltung zu Aufgabe 28 In welchen Grenzen kann der Ruhestrom A schwanken? 29. Daten des JFET: U P = -3... -6 V, SS = 4... 8 ma R 1 A +24 V R 2 R S Abb. 7.43: Schaltung zu Aufgabe 29 Gesucht sind der Sourcewiderstand R S und das Verhältnis R 1 /R 2 für einen Ruhestrom A =2mA ±10%. 30. U DD R D C 1 C u1 S R G R u S 2 Abb. 7.44: Schaltung zu Aufgabe 30

7.6 Übungsaufgaben und Kontrollfragen 39 31. Gesucht ist die untere Grenzfrequenz f g dieser Verstärkerstufe. Der Kondensator C 1 soll bei der Rechnung vernachlässigt werden, also für alle Frequenzen als Kurzschluss betrachtet werden. U DD R D C u 1 u 2 R G R S Abb. 7.45: Schaltung zu Aufgabe 31 Berechne die Spannungsverstärkung dieser Schaltung (Hinweis: Man versuche, die ideale Verstärkung -R D /R S auszuklammern) und vergleiche das Resultat mit dem der entsprechenden Schaltung mit bipolaren Transistoren (Emitterschaltung mit Gegenkopplung). 32. U CC C R 1 u 1 R 2 R C u 2 Abb. 7.46: Schaltung zu Aufgabe 32 Berechne mit Hilfe der Kleinsignalersatzschaltung die Spannungsverstärkung dieser Verstärkerstufe. 33. An einem n-kanal-mos-fet wurden die folgenden Wertepaare für und gemessen (im Abschnürbereich): /V 3.3 3.39 3.51 3.59 3.7 3.95 /ma 25 50 100 150 250 500 Bestimme daraus die Schwellspannung U th und die FET-Konstante K.

40 Feldeffekt-Transistoren 7.6.2 Fragen zur Lernkontrolle Es wird erwartet, dass die folgenden Fragen ohne im Buch nachzuschlagen beantwortet werden können. 1 Weshalb haben p-kanal-fet bei gleicher Geometrie schlechtere Eigenschaften als n-kanal-transistoren und welches sind diese Eigenschaften? 2 Weshalb darf bei einem n-kanal-jfet die Spannung nicht positiv werden? Was geschieht, wenn diese Bedingung verletzt wird? 3 Unter welchen Bedingungen ist die Transferkennlinie verwendbar? 4 Wie lautet die FET-Gleichung für einen JFET im Abschnürbereich? 5 In welcher Grössenordnung liegen die möglichen Werte für SS bei JFET? 6 Nenne Synonyme (andere Bezeichnungen) für selbstleitende bzw. selbstsperrende FETs. 7 Welches ist das Hauptanwendungsgebiet für MOS-FETs? 8 Sind JFET empfindlich auf statische Aufladung? 9 Wie verhält sich der Stromverbrauch von CMOS-Schaltungen in Abhängigkeit von der Taktfrequenz? 10 Welche CMOS-Familie ist vollständig kompatibel zu den TTL-Familien?