Elektronik-Praktikum, Digitalteil Institut für Kernphysik Protokoll Projekt 1 Aufbau von Logikschaltungen mit diskreten Bauelementen Intsar Bangwi Physik Master bangjowi@gmail.com Sven Köppel Physik Master koeppel@itp.uni-frankfurt.de Versuchsdurchführung: Dienstag, 04.05.2013 und 11.05.2013 Raum-Nr.: 02.210 Abgabe des Protokolls: Dienstag, 18.06.2013 Betreuer: Protokollant: Umfang des Protokolls: Anhang: Ingo Fröhlich Raum-Nr.: 01.320, Tel: 47027 froehlich@physik.uni-frankfurt.de Sven Köppel 30 Seiten 6 Seiten Tagesprotokoll
Inhaltsverzeichnis 1 Einführung 3 2 Vom Transitor zur Digitalelektronik 4 2.1 Transistor als Schalter............................... 4 2.1.1 Theorie................................... 4 2.1.2 Messergebnisse.............................. 5 2.2 CMOS-Logik.................................... 6 2.2.1 Passive Pullup.............................. 7 2.2.2 Hochfrequenzbetrieb........................... 7 2.2.3 Active Pullup............................... 7 2.3 NAND aus CMOS-Gattern zusammenbauen................. 9 2.3.1 Kurze Wiederholung der Boolschen Algebra............. 9 2.3.2 Durchführung............................... 10 3 Elektrotechnische Diskussion von Gattern 11 3.1 Ein- und Ausgangscharakteristik von NAND-ICs in TTL und CMOS... 11 3.2 Übertragungskennlinie.............................. 12 3.3 Pulsübertragung................................. 13 3.4 Logische Funktionen mit NANDs........................ 13 3.4.1 Ansteuern von LEDs........................... 14 3.4.2 OR-Gatter................................. 14 3.4.3 XOR-Gatter................................ 14 3.4.4 Halbaddierer............................... 15 4 Sequentielle Schaltnetze 15 4.1 Asynchrones Schaltnetz: Das Flip-Flop..................... 16 4.2 Synchrones Schaltnetz: Das RS-Latch...................... 16 4.3 Master-Slave-Flipflop: Das D-Flipflop..................... 17 4.4 16 bin und 10 dec Zählkaskaden mit JK-Flipflops................ 18 4.4.1 Asynchroner 4bit-Zähler......................... 18 4.4.2 Synchroner 10-bit-Zähler........................ 19 4.5 Zählerdarstellung mit Sieben-Segment-Anzeige............... 20 5 Quellen und Literatur 22 6 Tagesprotokoll 24 Abbildungsverzeichnis 29 Tabellenverzeichnis 30 Elektronikpraktikum, 7. Versuch Seite 2 von 30
1 Einführung Dieser Versuch (»Projekt«) ist der erste von zweien, die im Digitalteil des Elektronikpraktikums stattfinden. Dabei wird der Übergang von der diskreten Analogelektronik zur integrierten Digitalelektronik vollzogen. Zunächst wird die Übertragungslinie eines NPN-Transistors vermessen, wie schon viele Male im Analogpraktikum [1]. Diesen verwenden wir in Emitterschaltung als elektronischen Schalter. Dann wird er durch einen CMOS-Transistor ersetzt, der sich bereits im kompakten IC wiederfindet. Verschiedene Ansteueurngen werden diskutiert, die die Grundlage für digitalelektronische Informationsübertragungen darstellen. Dann bauen wir uns aus Transitoren unser eigenens NAND-Gatter. Doch die Integration lässt sich nicht aufhalten: Ein fertiges IC mit vier eingebauten Gattern wird unsere Schaltung ersetzen. Wir bauen und untersuchen boolsche Ausdrücke mit TTL- und CMOS-Schaltungen; das NAND-Gatter spannt den kompletten Raum der boolschen Algebra auf, sodass wir beliebige boolsche Funktionen f (a 1,..., a n ) : B n B ausschließlich in Verknüpfungen von NANDs entwickeln können. Wir bauen uns binäre Addierer und kommen dann zu asynchronen sequentiellen Schaltnetzen: Alle Arten von Flip-Flops, die wir zunächst aus NANDs bauen, dann aber auch zu fertigen ICs greifen. Mit diesen bauen wir dann Zähldekaden, mit denen wir am Ende 7-Segment-Anzeigen ansteuern. Zur Literatur verweise ich auf Vorlesungen zur Technischen Informatik und Hardwarearchitekturen, etwa von Brinkschulte am Institut für Informatik in Frankfurt [2], sowie die Vorlesung Digitalelektronik am Institut für Kernphysik [3]. Der Aufbau dieses Protokolles orientiert sich an den drei vorgesehenen Versuchstagen mit drei Aufgabenstellungen. Entgegen üblicher Praxis werde ich den theoretischen Hintegrund, der sich mit fortlaufendem Projekt/Protokoll zunehmend von elektrotechnischen Grundlagen hin zum logischen Entwurf digitaler Systeme (Entwurfsmethodik [2]) und damit verbundener Schwierigkeiten verschiebt, nicht kapitelweise getrennt von der Diskussion der Umsetzung trennen. Elektronikpraktikum, 7. Versuch Seite 3 von 30
2 Vom Transitor zur Digitalelektronik Im ersten Versuch gehören Oszilloskop und Spannungsmessgerät zur Grundausstattung. Eine überschaubare Anzahl an Bauelementen (zwei an der Zahl) wird auf einem Steckbrett verbaut und verschiedentlich ausgemessen. 2.1 Transistor als Schalter Zunächst wird der NPN-Transistor BC237 in einer Emitterschaltung verbaut (vgl. Abbildung 1), mit einem Basiswiderstand von R B = 10kΩ, Kollektorwiderstand R C = R V = 1, 2kΩ, Emitter auf Masse, einer Gleichspannungs-Versorgung von U b = 5V vom Tischnetzteil und einem rechteckigen Schaltsignal U e vom Signalgenerator mit 2V pp von einer Frequenz f = 1kHz. Die Spannung U a wurde am Oszilloskop gegen Masse gemessen und im Zweikanalbetrieb mit dem Rechtecksignal U e verglichen. 2.1.1 Theorie Diese Schaltung nennt man Emitterschaltung, weil Abbildung 1: Transistor als der Ermitter des Transitors den gemeinsamen Bezugspunkt von Eingangsspannung U e und Aus- aufgebaut [4]. Schalter, wie im Praktikum gangsspannung U a definiert [6], der in unserem Fall trivialerweise durch die Masse gegeben ist. Der Transistor, so wie er verbaut ist, wirkt als Schalter: Mit steigender Flanke an U e (Übergang 0V zu 5V) fließt in die Basis ein Signalstrom, der den Transitor durchschaltet, sodass ein Strom von U b durch den Transistor fließt und nicht mehr über den Knoten U a in Abb. 1 abfließt. Dies sei die mehr anschauliche als quantitative Erklärung für die invertierende Eigenschaft der Schaltung. Als Übertragungsfunktion U a = f (U e ) gilt also scheinbar: { 5V wenn U e = 0V f (U e ) = (1) 0V wenn U e = 2V. Am Oszilloskop wird dieses Rechteckverhalten untersucht. Beim genauen Hinschauen beobachtet man allerdings eine Hysterese, die nicht verwundert, da ein gewisser Schwellenwertcharakter nötig ist, um die idealen 0V zu erkennen. Ein einfaches Modell, um das Verhalten des Schalters zu charakterisieren, ist in Abbildung 2 skizziert. Es basiert auf der Annahme, dass das Eingangssignal sehr viel exakter einer Stufenfunktion folgt als das Ausgangssignal des Transistors. Daher geht es Elektronikpraktikum, 7. Versuch Seite 4 von 30
Abbildung 2: Rchteckverhalten der Schaltung aus Abbildung 1, zur Diskussion siehe Fließtext. Quelle: [4] davon aus, dass man exakt feststellen kann, wann das Eingangssignal seine Flanken besitzt, während die Flanken des Ausgangssignal derart verwaschen sind, dass man die Übergang prozentual beschreibt, und zwar jeweils auf 10% bzw 90%-Leveln des Zielsignals. Bei steigender Flanke des Eingangssignals gibt es demnach Verzögerungszeit T V, ehe der Transistor zu Schalten beginnt, was als 90% des Ausgangswertes definiert wird. Anschließend beschreibt man eine endliche Fallzeit T F, ehe das Signal auf 10% fällt. Gleiches gilt umgekehrt für die fallende Flanke des Eingangssignals, hier beschreibt man Speicherzeit T S und Anstiegszeit T A. 2.1.2 Messergebnisse Wir massen im Fall U e = 0V eine aktive Ausgangsspannung von U a = 2, 23V. Damit sind 0,9 U a = 2,088V und 0,1 U a = 0,232V. Für die Zeiten bestimmten wir T V = 280ns T S = 180ns T F = 520ns T A = 140ns Zum Vergleich: Eine Halbwelle der 1kHz-Rechteckfrequenz dauert 500.000ns, obige Zeiten bewegen sich also im Promillebereich einer solchen Halbwelle und sind ohne enormes Zeitskalenvergrößerung am Oszilloskop gar nicht beobachtbar. Nur mit (2) Elektronikpraktikum, 7. Versuch Seite 5 von 30
auf/ab-fallender Flankentriggerung kann man diese Signale beobachten, vgl. Abbildung 3. Abbildung 3: Screenshots der Oszilloskop-Ausgaben in drei verschiedenen Ansichten (oben U a, unten U e ): Links mehrere Rechteck-Wellen, mitte steigende U e -Flanke, rechts fallende U e -Flanke. Die abgelesenen Ergebnisse finden sich in Gleichungen 2. 2.2 CMOS-Logik In diesem Abschnitt ersetzen wir bipolare Transistoren durch Feldeffekttransistoren (d.h. MOSFETs). Dazu verwenden wir einen einzelnen CMOS-Transistor aus IC-Baustein CMOS 4007 [4, 7]. Den inneren Aufbau und die Pin-Belegung des ICs kann man Abbildung 4 entnehmen. Abbildung 4: CMOS 4007 IC Pin-Belegung, aus [7]. Die Abkürzungen stehen für Drain, Source, Gate, jeweils P und N-Anschlüsse Elektronikpraktikum, 7. Versuch Seite 6 von 30
2.2.1 Passive Pullup Zunächst verwendet man einen N-Kanal-CMOS (vgl. Abbildung 5), an dessen Gate (Pin 6) ein Eingangssignal U e (Funktionsgenerator mit 2V pp, 1kHz) anliegt, am Source (Pin 7) neutral die Erde und am Drain (Pin 8) Oszilloskop U a und dahinter der verstellbare Widerstand im Frontpanel (1kΩ bis 11kΩ, default 3kΩ). Festzustellen war, ob die Schaltung invertierend arbeitet: Am Oszilloskop konnte man im Zweikanalbetrieb U e gegen U a bestätigen: Ein Invertierer liegt nicht vor (vgl. Abbildung 6 links, Signale liegen quasi in Phase). Bei verschiedenen Widerständen betrachteten wir die Ausgangsamplituden U a am Oszilloskop: Bei 3kΩ erhielten wir 1,6V, bei 10kΩ schließlich 3,8V. Da die Spannung zwischen Gate und Source einen MOSFET schaltet, hat die Widerstandsänderung darauf keinen Effekt, der Drain-Strom bleibt der gleiche und definiert mit U = R I bei etwa verdreifachtem Strom die dreifache Spannung. 2.2.2 Hochfrequenzbetrieb Abbildung 5: Belegung Passive Pullup, aus [4] Im gleichen Aufbau wie vorhergehend wird die Frequenz des Rechtecksignals auf 100kHz angehoben, mit 5V pp und 2,5V Offset (statt bisher 2V pp ohne Offset mit 1kHz). Bei zunehmendem Widerstand (Swiping von 1kΩ bis 10kΩ) beobachtet man, dass aus der sauberen Rechteck-Ausgangsspannung eine sich immer mehr einer Haifischflossenkurve annähernde Ausgangsspannung entsteht (Kurve einer inversen Kondensatoraufladung). Qualitativ sieht man, dass es weniger Verzögerungszeit beim Schalten des CMOS als des NPN-Transistors gibt, wie man in den Oszilloskopaufnahmen in Abbildung 6 sieht, im Vergleich zu Abbildung 3. 2.2.3 Active Pullup Mit einem P- und einem N-Kanal-MOSFET baut man gemäß Abbildung 7 einen active Pullup; der Konsolenwiderstand (3kΩ) wird nun an das Gate angeschlosen. Das resultiert ein Invertierer, der bei steigendem Widerstand das Ausgangssignal gegenüber dem Eingangssignal in der Phase verscheibt (als dynamischer im Sinn eines interaktiven Effekts sehr schön am Oszilloskop sichtbar). Die Interpretation liegt auf der Hand: MOSFETs sind letztlich nur geschaltete Kapazitäten. Elektronikpraktikum, 7. Versuch Seite 7 von 30
Abbildung 6: Screenshots der Oszilloskop-Ausgaben in drei verschiedenen Ansichten (oben U a, unten U e ): Links mehrere Rechteck-Wellen, mitte steigende U e -Flanke, rechts fallende U e -Flanke. Der Betrieb im DC/AC-Mode des Oszilloskops bewirkte keinen nennenswerten Unterschied. T1 T2 A T3 Y B T4 Abbildung 7: Belegung Active Pullup, aus [4] Abbildung 8: NAND-Gatter aus drei CMOS-Bausteinen, aus [10] Elektronikpraktikum, 7. Versuch Seite 8 von 30
2.3 NAND aus CMOS-Gattern zusammenbauen Aus den zwei P-Kanal MOSFETs und zwei N-Kanal-MOSFETs des IC 4007 lässt sich ein NAND-Logikgatter bauen, siehe Abbildung 8. 2.3.1 Kurze Wiederholung der Boolschen Algebra Ein Logikgatter realisiert eine boolsche Funktion f : B B B, wobei B = {1, 0} die Menge der boolschen Zahlen sind, also eine Z 2 -isomorphe Gruppe. Verbreitete Gatter- Typen sind AND, NAND, OR, NOR, XOR, XNOR und NOT, wobei NOT keine zweistellige, sondern eine einstellige boolsche Funktion ist, die uns weiter oben bereits begegnet ist: NOT : B B { 0 wenn A = 1 NOT(A) = 1 wenn A = 0 Oft ist es wegen des beschränkten Wertebereiches von boolschen Funktionen eingängiger, alle Wertebelegungen mit Tabellen anzugeben. Das NAND-Gatter NAND(A, B) = A B = A B (4) ist vollständig beschrieben durch seine Wahrheitstabelle (Tabelle 1): A B A B 0 0 1 0 1 1 1 0 1 1 1 0 Tabelle 1: Wahrheitstabelle des Negierten logischen Unds (NAND) In der Hardware müssen die boolschen Zustände b B = {1, 0} auf elektrische Größen I, U,... übersetzt werden. Oft geschieht die Kodierung durch Spannungen, eine Vielzahl an Logikfamilien verwendeten dabei ihre eigenen Konventionen. Sehr verbreitet ist der TTL-Pegel logisch 1 HIGH = 5V, logisch 0 LOW = 0V. Man spricht von invertierter Logik, wenn es sich genau andersrum verhält. (3) Elektronikpraktikum, 7. Versuch Seite 9 von 30
2.3.2 Durchführung NAND-Gatter aus CMOS-Bausteinen gemäß Abbildung 8 verhalten sich genau wie Tabelle 1, mit TTL-Logik. Das haben wir am Oszilloskop nachgemessen. In Abbildung 9 sieht man das gebaute NAND. Abbildung 9: Fotografie der Schaltung eines NANDs, welches aus vier CMOS- Bausteinen gebaut ist. Die Messung des Ausgangs erfolgt per Oszilloskop Elektronikpraktikum, 7. Versuch Seite 10 von 30
3 Elektrotechnische Diskussion von Gattern Der zweite Versuchsteil/-tag vollzieht den»integrationsschritt«im Sinne, dass wir nun fertige Logik-Gatter in ICs verwenden, statt sie aus Transistoren zusammenzubauen. Dies ermöglicht kompaktere Schaltungen, die schneller zusammengebaut werden können. 3.1 Ein- und Ausgangscharakteristik von NAND-ICs in TTL und CMOS Wir verwenden nun das CMOS 4011 und das TTL 74LS00. Beide sind in einem DIP-14 verpackt und stellen jeweils vier NANDs bereit. Aufpassen muss man bei der Beschaltung, die sich bei zwei NANDs zwischen der TTL- und der CMOS-Version genau andersrum verhält (das NAND ist quasi "gespiegelt"verbaut). Siehe dazu Abbildung 10. Mithilfe eines Schalterkastens (kleiner Kasten mit etwa 10 Schaltern, die zwischen 0V und 5V schalten können und mit Miniatur- Laborsteckern/Bananensteckern, etwa 2mm Breite, mit das Steckbrett verbunden werden, vgl. Abbildung 9) werden beide ICs nun nacheinander ausprobiert, in dem jeweils ein NAND in Benutzung genommen wird (Belegung der Eingänge mit je zwei Schaltern). Der Ausgang wird mit einem Voltmeter vermessen, wobei er gleichzeitig mit dem Eingang eines weiteren NANDs verbunden wird. Dieser Anschluss an ein weiteres NAND dient dazu, dass das vermessene NAND einen Lastfaktor (Fan-Out) wahrnimmt (Voltmeter sind in der Regel hochomig). Selbstverständlich kann man sofort die logischen Werte aus Tabelle 1 feststellen; sowohl am Abbildung 10: Vergleich Pinbelegung zwischen den 4xNANDs der Familien TTL 7400 und CMOS 4011, aus [11] TTL als auch CMOS-IC entspricht logisch 1 den 5V und logisch 0 den 0V (exakt: etwa 0,149V). Am Oszilloskop scheinen die Werte invertiert zu sein, deswegen haben wir letzteres nicht verwendet. Zwischen CMOS und TTL konnten wir sonst mit dem gegebenen Messverfahren keinen Unterschied feststellen. Wir haben auch mit einem etwa 50cm langen Kabel zwischen NAND-Ausgang und Messgerät etwa an der Steckdose vorbeigewackelt, konnten aber keine merkliche Ver- Elektronikpraktikum, 7. Versuch Seite 11 von 30
änderung (Induktion im Kabel oder ähnliches) feststellen (vgl [4], Aufgabenteil c auf Seite 10). 3.2 Übertragungskennlinie Nun werden die beiden ICs in Hinblick auf ihre Übertragungskennlinien U A = f (U E ) verglichen. Während mit dem variablen Tischnetzteil eine Spannung U E = 0..5V auf beide NAND-Eingänge gleichzeitig eingespeist wird (sodass in Tabelle 1 für die Wahrheitswerte jeweils gilt A = B, sodass sich das NAND auf ein Inverter-Gatter reduziert), wird das Ausgangssignal mit einem Voltmeter ausgemessen. Die Ergebnisse liegen tabellarisch im Anhang vor und wurden in Abbildung 11 aufgetragen. 6 5 Übertragungskennlinien CMOS vs NAND TTL-Kennlinie CMOS-Kennlinie 4 3 UA [V] 2 1 0-1 -1 0 1 2 3 4 5 6 U E [V] Abbildung 11: Plot der aufgenommenen Übertragungskennlinien U A = f (U E ) Die gestrichelt verbundenen Punkte der Messgrößen sollen das qualitative Verhalten illustrieren. Man erkennt, dass die CMOS-Architektur ein deutlich steileren, quasi unmessbaren Übergang an U E = 2, 55V aufweist (die gestrichelte rote Linie, die an dieser Stelle schräg verläuft, führt hier in die Irre), während die TTL-Kennlinie viel früher, Elektronikpraktikum, 7. Versuch Seite 12 von 30
etwa bei U E = 1V eine Kante aufweist, die aber weniger scharf ist (auf dem Oszilloskop springt die Kurve etwa dauernd hin und her). 3.3 Pulsübertragung In ähnlichem Aufbau wie im vorrangegangenen Kapitel wird nun die Pulsübertragung eines NANDs bei relativ hochfrequentem Eingang U E aufgenommen. Dazu werden die beiden Eingänge eines NANDs mit phasengleichem Rechtecksignal vom Signalgenerator (5V V pp, 2,5V Offset) belegt, sodass das NAND wieder als Invertierer arbeitet. Zwei interessante Ausgaben am Oszilloskop sieht man in Abbildung 12, jeweils auf steigende bzw. fallende Flanke getriggert. Verwendet wurde dabei ein CMOS. Abbildung 12: Oszilloskop-Screnshot der Schaltvorgänge eines CMOS-NANDs. Oben ist U E (Y 1 ) aufgetragen, unten U A (Y 2 ). Links sieht man folglich die steigende Eingangsflanke, rechts die abfallende Eingangsflanke. Selbst im Nanosekundenbereich ist die Hysterese des Gatters kaum messbar, wohl aber ein geringes Über/unterschwingen. Das weist allerdings auch das Eingangssignal auf. 3.4 Logische Funktionen mit NANDs Mit Aneinanderreihungen von NAND-Gattern können jede beliebige boolsche Funktion beschrieben werden. Exemplarisch werden dazu im Folgenden einzelne Gatter und Grundschaltungen der Hardware nachgebaut. Es wird in diesem Abschnitt grundsätzlich mit den TTL 74LS00-Bausteinen gearbeitet. Da ab dieser Stelle im Versuch LEDs vorkommen, sei hier angemerkt, dass LEDs als Logikindikatoren in einfachen Gatterschaltungen stets hinter bzw. vor einen Lastwiderstand geschaltet werden müssen, da ansonsten sehr hohe Ströme auftreten, da Elektronikpraktikum, 7. Versuch Seite 13 von 30
die Gatter selbst keinen großen Widerstand besitzen und quasi Masse mit VCC kurzgeschlossen wird. Wir wählten für jede Diode R = 320Ω. 3.4.1 Ansteuern von LEDs Es soll eine Schaltung gebaut werden, die eine LED zum Leuchten bringt, sobald beide Eingänge»hoch«sind (logisch 1, d.h. 5V, auf dem Schaltergerät»H«genannt, vgl. Abbildung 9). Gefragt ist also nach einem AND gemäß Wahrheitstabelle 2. Ein NAND ist lediglich ein negiertes NAND, also kann man ein NAND verwenden, um ein AND zu bauen (Abbildung 13): A B Q A B A B 0 0 0 0 1 0 1 0 0 1 1 1 Tabelle 2: AND Abbildung 13: Ein AND mit einem NAND mit nachgeschaltetem Inverter bauen [12] Wir haben diese Schaltung nachgebaut, an Stelle (aus Abbildung 13) von A und B Schalter gelegt und an Q eine Diode richtung/an Masse, und dies funktioniert. 3.4.2 OR-Gatter Auch ein Or-Gatter kann man bauen, mit der Regel von De Morgan berechnet man: A B = A B = A B = (A A) (B B) (5) Also zwei Inverter, beide an ein NAND, fertig ist das OR. Funktioniert. 3.4.3 XOR-Gatter A Die Entwicklung eines XORs in NANDs kann man leicht berechnen: B Abbildung 14: Ein XOR mit vier NANDS [13] Schaltnetz, welches Gleichungen 7 beschreiben, baut. Q A B = (A (A B)) (B (A B)) (6) In Gleichung 6 treten offensichtlich fünf NAND-Operationen auf. Allerdings kann man das XOR auch mit vier NANDs bauen, in dem man interne Leitungen I 0, I 1, I 2 zulässt und das A B = I 0 I 0 A = I 1 I 0 B = I 2 I 1 I 2 = A B (7) Elektronikpraktikum, 7. Versuch Seite 14 von 30
Graphisch sieht das aus wie in Abbildung 14, und funktioniert. 3.4.4 Halbaddierer Ein Halbaddierer addiert zwei Boolsche Zahlen A und B mit Übertrag (Carry-Out) c gemäß Wertetabelle 3. Er wird gebaut gemäß Abbildung 15, wobei die Bezeichner in der Abbildung umzubenennen sind gemäß U := c, S := A + B. A B A + B c 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 Tabelle 3: Halbaddierer Abbildung 15: Ein Halbaddierer mit NANDs [17] Die Schaltung wurde gebaut und auf Richtigkeit geprüft. 4 Sequentielle Schaltnetze Am dritten Versuchstag bzw. dritten Versuchsteil werden sequentielle Schaltnetze gebaut. Das sind Schaltnetze, bei denen Ausgänge von Gattern an Eingänge von vorrangegangenen Gattern eingebunden werden. Aus Physikersicht mag dies eine wenig erstaunliche Eigenschaft sein, vor allem wenn man bereits mit Regeln der Stromkreisverzweigung oder Impedanzmatritzen komplizierte Schaltkreise untersucht hat, allerdings kommen in der technischen Informatik andere Methoden zum Einsatz, um solche dynamischen Schaltungen zu untersuchen. In der Regel arbeitet man mit Pegeldiagrammen und untersucht die Effekte der Rückkopplung mit Automaten, wo man kritische Läufe sehr systematisch untersuchen kann [2, Kapitel 5]. Allgemein unterscheidet man zwischen asynchronen und synchronen Schaltnetzen. Im letzten Schritt dieses Kapitels wird uns ein synchrones, also durch einen zentralen Takt gesteuertes Schaltnetz begegnen. Synchrone Netze werden in der Regel als einfacher zu handhaben betrachet, zumal sie sich durch endliche Automaten beschreiben lassen [2, Kapitel 6]. In diesem Kapitel werden zunächst verschiedene Formen von Flip-Flops gebaut, die allesamt asynchron sind, und später aus diesen, in integrierter Form, dann Zählschaltungen, die zuletzt eine Sieben-Segment-Anzeige antreiben werden. Elektronikpraktikum, 7. Versuch Seite 15 von 30
4.1 Asynchrones Schaltnetz: Das Flip-Flop Aus zwei NANDs eines 4011 CMOS bauen wir ein ungetaktetes RS-Flipflop, wie in Abbildung 16 gezeigt. Die Eingänge wurden mit Schaltern belegt, die Invertierung fand im Kopf statt. Die Ausgänge Q und Q wurden mit LEDs indiziert, den Aufbau zeigt Abbildung 18. Tabelle 4 gibt die Wahrheitstabelle und Interpretationen der vier Eingangszustände eines Flipflops wieder. Die Signale S, R stehen jeweils für Set und Reset, Q ist der im Flipflop gespeicherte Wert. Ein Flipflop ist ein interessantes Untersuchungsobjekt für asynchrone Schaltnetze, da die Rückkopplung auch zu einer Race Condition (Oszillierender Zustand) führen kann. In unserem Fall leuchten dann beide LEDs etwas schwach (da sie beide hochfrequent oszillierend angesteuert werden). S R & & Q Q Abbildung 16: Ein RS-FlipFlop aus zwei NANDs [14] S R Q Bedeutung 1 1 x unverändert 0 1 1 Wert speichern 1 0 0 Wert zurücksetzen 0 0 1 Q = Q, Oszillation Tabelle 4: Wahrheitstabelle und Bedeutung der Flipflop-Eingabewerte, gemäß [2, 3] 4.2 Synchrones Schaltnetz: Das RS-Latch Das RS-Latch unterscheidet sich vom RS-Flipflop durch eine Taktpegelsteuerung, die mit einem zusätzlichen Eingang C implementiert wird (siehe Abbildung 17), welcher mit den beiden Eingangssignalen S und R verundet (und negier, also NAND) wird, vgl. Wahrheitstabelle 5. Dieser sehr verbreitete Flip-Flop-Typ wird meist einfach Latch bezeichnet. Den Steckbrett-Aufbau mit einem 4011-IC sieht man in Abbildung 18. S C R & & & & Q Q Abbildung 17: Ein taktgesteuertes RS- FlipFlop aus vier NANDs [15] c Bedeutung 0 S, R ignoriert 1 Funktion gemäß Tabelle 5 Tabelle 5: Erweiternde Taktpegelsteuerung des Latch, gemäß [2, 3] Elektronikpraktikum, 7. Versuch Seite 16 von 30
Abbildung 18: Foto vom gleichzeitigen Aufbau des asynchronen RS-Flipflops (oben, mit roten LEDs) und Latch (unten, mit grünen LEDs, auch erkennbar an den das 4011 CMOS-IC überbrückenden Kabeln, die die vier NANDs miteinander verbinden). 4.3 Master-Slave-Flipflop: Das D-Flipflop Die Master-Slave-Flipflop-Bauform ist eine Realisierungsform von zweiflankengesteuerten Flipflops wie dem D-Flipflop. Wem RS-Flipflops fremd vorkommen, der wird D- Flipflops lieben: Hier gibt es wirklich nur einen Dateneingang D, der dem gespeicherten Ausgang Q entgegensteht. Aufbau und Testen erfolgt analog zu oben gezeigten Beispielen, daher sei für das Schaltbild auf die Anleitung [4, Abbildung 1.8, Seite 13] verwiesen. Ein Vorteil des D-Flipflops ist, dass der im RS-Flipflop verbotene Zustand vermieden wird. Man spricht allerdings von einem»transparentem«flipflop, weil D und Q direkt verbunden sind, dieser direkte Durchgriff macht dein Einsatz in synchronen Schaltungen unmöglich. Elektronikpraktikum, 7. Versuch Seite 17 von 30
4.4 16 bin und 10 dec Zählkaskaden mit JK-Flipflops Wir folgen nun der nächsten Integrationsstufe und verwenden das CMOS IC CD4027 mit zwei integrierten JK-Flipflops, statt dem Selberbau mit einer erheblichen Menge an NANDs (ein JK-Flipflop lässt sich mit sechs NANDs bauen, sind also drei ICs und jede Menge Drähte, die im IC CD4027 Platz finden). Desweiteren erlaubt das IC die Verwendung der beiden verbauten FlipFlops auch als RS-Flipflops. Diese wollen wir nicht benutzen. Damit das IC richtig funktioniert, müssen alle Pins wohldefiniert belegt sein, daher setzt man alle R = S = 0 (GND). In Abbildung 19 ist der Belegungsplan des ICs gezeichnet, alternativ bietet sich Abbildung 1.9 in [4] an. Abbildung 19: CMOS 4027 IC Pin-Belegung, aus [8]. 4.4.1 Asynchroner 4bit-Zähler Mit vier JK-Flipflops lässt sich gemäß Abbildung 20 eine vier-bit-zähldekade realisieren, mit Takteingang E und Ausgängen Q i, i [0, 3], die jeweils die Takteingänge für die dahinterliegenden Flipflops darstellen (C i+1 = Q i ). Alle J = K = 1, sodass die JK-Flipflops sich ständig im Toggle-Zustand befinden. Abbildung 20: Asynchroner 4 Bit-Dual-Vorwärtszähler, aus [20]. Damit wird die Funktionsweise der Zähldekade schnell ersichtlich: Immer wenn sich eine Binärziffer ändert, ändert sich das nächsthöherwertige Bit auch (Übertrag). Die entstehende Zahl weist also mit Q 0 das niederwertigste Bit auf, welches sich zu Elektronikpraktikum, 7. Versuch Seite 18 von 30
jedem Takt E = 1 togglet, und mit Q 3 das höchstwertigste Bit. Die Dualdarstellung der dadurch dargestellten Zahl lautet z = Q 0 + Q 1 2 + Q 2 2 2 + Q 3 2 3 (8) diese Zahl geht von z = 0 bis z = 1111 bin = 16 dec und fängt dann wieder von vorne an. Abbildung 21 zeigt eine Momentaufnahme des Aufbaus. Die dargestellte Zahl entspricht einer 1101 bin = 13 dec, wenn man die LEDs von oben nach unten abliest. Abbildung 21: Foto des aufgebauten 4bit-Zählers. Gut zu erkennen sind die beiden ICs, die insgesamt 4 JK-Flipflops darstellen. Die grünen Kabel sind Masseleitungen, die roten Leitungen sind auf VCC, gelbe Leitungen verbinden IC-Ein- und Ausgänge und orange dienen zum Anschluss der LEDs. Die Widerstände verbinden diese wiederum mit Masse. 4.4.2 Synchroner 10-bit-Zähler Möchte man die resultierende Zahl dezimal darstellen, zum Beispiel als Ziffer eines Taschenrechners, so müsste der Überlauf der Ziffer bereits zu z = 10 dec = 1010 bin stattfinden. Dies lässt sich realisieren, in dem man die Zählstufe um zusätzliche Logik erweitert, die verschiedene Ziffern miteinander in Beziehung setzt. Da diese Rückkopplung als asynchrones Zählwerk quasi nicht mehr beherrschbar ist, baut man die Elektronikpraktikum, 7. Versuch Seite 19 von 30
Zähldekade als synchrones Schaltwerk auf: Alle Flipflops werden zum gleichen Zeitpunkt vom gemeinsamen Takt T (vgl. Abbildung 22) geschaltet, als Ein- und Ausgänge werden jeweils Verundungen der vorrangegangenen Signale verwendet, sodass jeweils X i = X i (Q 0, Q 1, Q 2, Q 3 ), wobei i [0, 3] und X {J, K}, und Q i sind die Ausgänge; in Abbildung 22 genannt Q 1,..., Q 4 = A,..., D. Gemäß Gleichung 8 ergibt sich daraus eine Dezimalzahl z [0,..., 9]. Abbildung 22: Synchroner dezimaler Vorwärtszähler, aus [4, Abbildung 1.10]. 4.5 Zählerdarstellung mit Sieben-Segment-Anzeige Zuguterletzt haben wir den im letzten Abschnitt gebauten Dezimalzähler an eine Sieben- Segment-Anzeige, wie sie in 23 dargestellt ist, angeschlossen. Dazu muss eine Übersetzung stattfinden zwischen den sieben geradezu»willkürlichen«elementen, die eine Dezimalziffer darstellen sollen, zu den vier Bit, die eine Dezimalziffer nach Gleichung 8 kodieren. Das durch Gleichung 8 vollständig beschriebene Basisumrechnungsverfahren, also die Dualkodierung von Dezimalziffern, hört landläufig auf den Namen BCD-Code (Binary Coded Decimal). Das CMOS IC CD4543 [9] kann die Übersetzung zwischen BCD und Segment-Kanälen vornehmen. Für einen Beschaltungsplan sei auf [4, Abbildung 1.11] in der Anleitung verwiesen. Die letzte Seite des Tagesprotokolls 6 umfasst auch einen ausführlichen Verdrahtungsplan aller drei beteiligten ICs (vier JK-Flipflops, 3 ANDs). Abbildung 24 zeigt ein Foto des Aufbaus. Enorm wichtig bei Belegung des CMOS IC CD4543 ist, dass die Signale Latch Enable (LE), sowie Phase (PI) und Blanking (BI) nicht unbelegt sind, sondern mit LE = 1 und PI = BI = 1 beschaltet werden, da ansonsten gar nichts passiert. Elektronikpraktikum, 7. Versuch Seite 20 von 30
Abbildung 23: Kollage von Abbildungen zur Sieben-Segment-Anzeige. Links die Draufsicht der Hochkant-Version, aus [4, Abbildung 1.13], ebenso rechts unten die Pin- Belegung des Bausteins. Rechts oben ein Foto des Elements aus [16]. Abbildung 24: Schnappschuss des Siebensegment-Zählers. Links die unveränderte Schaltung aus Foto 21. Orange Kabel führen die Signale, die die LEDs antreiben, an den Übersetzer-IC CD4543, weitere orange Signale geben seine Ausgaben an die Sieben- Segment-Anzeige weiter. Elektronikpraktikum, 7. Versuch Seite 21 von 30
5 Quellen und Literatur [1] Protokolle des Analogpraktikums im SS 2013, Sven Köppel https://th.physik.uni-frankfurt.de/~koeppel/ss2013/elektronik/ [2] Uwe Brinkschulte: Vorlesung Hardwarearchitekturen und Rechensysteme im SS 2010 Materialien SS 2013: http://www.es.cs.uni-frankfurt.de/index.php?id=203 [3] Ingo Fröhlich: Vorlesung Digitalelektronik http://user.uni-frankfurt.de/~xmatter/velek-if-ss13/ [4] Ingo Fröhlich: Digitalpraktikum 1. Projekt, Versuchsanleitung (ebenda) [5] Rohe: Elektronik für Physiker: eine Einführung in analoge Grundschaltungen, Stuttgart, Teubner 1978 [6] Elektronik-Kompedium: Emitterschaltung http://www.elektronik-kompendium.de/sites/slt/0204302.htm [7] Datasheet CMOS 4007-2 komplementäre CMOS-Transistor-Paare und 1 Inverter http://www.cmos4000.de/cmos/4007.html [8] Datasheet CMOS 4027 - Zwei JK-Flipflops http://www.cmos4000.de/cmos/4027.html [9] Datasheet CMOS CD 4543 von Texas Instruments: CMOS BCD-to-Seven-Segment Latch/Decoder/Driver for Liquid-Crystal Displays http://www.ti.com/lit/ds/symlink/cd4543b.pdf [10] CMOS-NAND-Schematics, Bildquelle Wikimedia Commons http://commons.wikimedia.org/wiki/file:cmos_nand.svg [11] TTL 7400 vs CMOS 4011, Bildquelle Wikimedia Commons http://commons.wikimedia.org/wiki/file:7400_vs_4011.png [12] AND from NAND, Bildquelle Wikimedia Commons http://en.wikipedia.org/wiki/file:and_from_nand.svg [13] XOR from NAND, Bildquelle Wikimedia Commons http://en.wikipedia.org/wiki/file:xor_from_nand.svg [14] SR-FlipFlop from two NANDs, Bildquelle Wikimedia Commons http://commons.wikimedia.org/wiki/file:flipflop_sr2.svg [15] SR-Latch mit vier NANDs, gemäß ISO, Bildquelle Wikimedia Commons http://commons.wikimedia.org/wiki/file:iso-rs-ff-nand-with-clock. svg Elektronikpraktikum, 7. Versuch Seite 22 von 30
[16] Seven Segment Display Photos, Bildquelle http://commons.wikimedia.org/wiki/file:seven_segment_05_pengo.jpg [17] Halbaddierer Schematics, Bildquelle http://web.physik.rwth-aachen.de/~harm/aixphysik/statistik/images/ fig1_8_1.gif [18] Elektriker-Multimeter Fluke 117 mit berührungsloser Spannungsprüfung, technische Daten: http://fluke.com/fluke/dede/digitale-handmultimeter/fluke-117.htm [19] Elektronik Kompedium: Asynchroner 4-Bit-Dual-Vorwärtszähler, Bildquelle http://www.elektronik-kompendium.de/sites/dig/0212151.htm Elektronikpraktikum, 7. Versuch Seite 23 von 30
Abbildungsverzeichnis 1 Transistor als Schalter, wie im Praktikum aufgebaut [4]............ 4 2 Rchteckverhalten der Schaltung aus Abbildung 1, zur Diskussion siehe Fließtext. Quelle: [4]................................ 5 3 Screenshots der Oszilloskop-Ausgaben in drei verschiedenen Ansichten (oben U a, unten U e ): Links mehrere Rechteck-Wellen, mitte steigende U e - Flanke, rechts fallende U e -Flanke. Die abgelesenen Ergebnisse finden sich in Gleichungen 2.................................. 6 4 CMOS 4007 IC Pin-Belegung, aus [7]. Die Abkürzungen stehen für Drain, Source, Gate, jeweils P und N-Anschlüsse................... 6 5 Belegung Passive Pullup, aus [4]........................ 7 6 Screenshots der Oszilloskop-Ausgaben in drei verschiedenen Ansichten (oben U a, unten U e ): Links mehrere Rechteck-Wellen, mitte steigende U e - Flanke, rechts fallende U e -Flanke. Der Betrieb im DC/AC-Mode des Oszilloskops bewirkte keinen nennenswerten Unterschied........... 8 7 Belegung Active Pullup, aus [4]......................... 8 8 NAND-Gatter aus drei CMOS-Bausteinen, aus [10]............. 8 9 Fotografie der Schaltung eines NANDs, welches aus vier CMOS-Bausteinen gebaut ist. Die Messung des Ausgangs erfolgt per Oszilloskop....... 10 10 Vergleich Pinbelegung zwischen den 4xNANDs der Familien TTL 7400 und CMOS 4011, aus [11]............................ 11 11 Plot der aufgenommenen Übertragungskennlinien U A = f (U E )...... 12 12 Oszilloskop-Screnshot der Schaltvorgänge eines CMOS-NANDs. Oben ist U E (Y 1 ) aufgetragen, unten U A (Y 2 ). Links sieht man folglich die steigende Eingangsflanke, rechts die abfallende Eingangsflanke......... 13 13 Ein AND mit einem NAND mit nachgeschaltetem Inverter bauen [12].. 14 14 Ein XOR mit vier NANDS [13]......................... 14 15 Ein Halbaddierer mit NANDs [17]....................... 15 16 Ein RS-FlipFlop aus zwei NANDs [14]..................... 16 17 Ein taktgesteuertes RS-FlipFlop aus vier NANDs [15]............ 16 18 Foto vom gleichzeitigen Aufbau des asynchronen RS-Flipflops (oben, mit roten LEDs) und Latch (unten, mit grünen LEDs, auch erkennbar an den das 4011 CMOS-IC überbrückenden Kabeln, die die vier NANDs miteinander verbinden). Video des Schaltvorgangs online unter [19]........ 17 19 CMOS 4027 IC Pin-Belegung, aus [8]...................... 18 20 Asynchroner 4 Bit-Dual-Vorwärtszähler, aus [20]............... 18 Elektronikpraktikum, 7. Versuch Seite 29 von 30
21 Foto des aufgebauten 4bit-Zählers. Gut zu erkennen sind die beiden ICs, die insgesamt 4 JK-Flipflops darstellen. Die grünen Kabel sind Masseleitungen, die roten Leitungen sind auf VCC, gelbe Leitungen verbinden IC-Ein- und Ausgänge und orange dienen zum Anschluss der LEDs. Die Widerstände verbinden diese wiederum mit Masse.............. 19 22 Synchroner dezimaler Vorwärtszähler, aus [4, Abbildung 1.10]....... 20 23 Kollage von Abbildungen zur Sieben-Segment-Anzeige. Links die Draufsicht der Hochkant-Version, aus [4, Abbildung 1.13], ebenso rechts unten die Pin-Belegung des Bausteins. Rechts oben ein Foto des Elements aus [16]. 21 24 Schnappschuss des Siebensegment-Zählers. Links die unveränderte Schaltung aus Foto 21. Orange Kabel führen die Signale, die die LEDs antreiben, an den Übersetzer-IC CD4543, weitere orange Signale geben seine Ausgaben an die Sieben-Segment-Anzeige weiter............... 21 Tabellenverzeichnis 1 Wahrheitstabelle des Negierten logischen Unds (NAND).......... 9 2 AND........................................ 14 3 Halbaddierer.................................... 15 4 Wahrheitstabelle und Bedeutung der Flipflop-Eingabewerte, gemäß [2, 3] 16 5 Erweiternde Taktpegelsteuerung des Latch, gemäß [2, 3].......... 16 Elektronikpraktikum, 7. Versuch Seite 30 von 30