SSD 101. Alles, was Sie schon immer über Solid State Drives wissen wollten. DACOM West GmbH.

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1 SSD 101 Alles, was Sie schon immer über Solid State Drives wissen wollten

2 Über den Autor Steve Larrivee VP Sales & Marketing Cactus Technologies Steve Larivee besitzt mehr als 30 Jahre Erfahrung im Speichermarkt, inklusive 5 Jahren bei Seagate Technology und 10 Jahren bei SanDisk. Er ist Gesellschafter bei Cactus Technologies Ltd. und gründete 2007 zusammen mit Tom Aguillon Cactus USA. Übersetzung / Ergänzungen: Thomas Graffweg - Dacom West GmbH Version: 1.1 Datum: Cactus Technologies - All rights reserved. Übersetzung: 2016 Dacom West GmbH - Alle Rechte vorbehalten Alle Rechte vorbehalten. Es ist untersagt, ohne vorherige, schriftliche Genehmigung, Teile dieser Publikation zu vervielfältigen oder online zu veröffentlichen. Um eine Genehmigung anzufragen, schreiben Sie dem Autor bitte eine an die Adresse marketing@cactus-tech.com mit dem Betreff Attention: Permissions Request

3 Inhaltsverzeichnis Kapitel Seite 1 - Einleitung Die NAND-Flashzelle Einleitung SLC, MLC und TLC NAND Flash NAND Architektur Strings und Arrays NAND Architektur Pages und Blocks NAND Architektur Planes und Die NAND Architektur Component Packaging SSD Controller - Architektur Übersicht SSD Controller - Architektur Kanäle und Bänke SSD Controller - Architektur Block Diagramm SSD Controller - Funktionen Wear Leveling SSD Controller - Funktionen Garbage Collection SSD Controller - Funktionen TRIM Command SSD Controller - Funktionen Over-Provisioning

4 Die NAND-Flashzelle In diesem Kapitel sehen wir uns den grundsätzlichen Aufbau einer NAND Flashzelle an, den Grundbaustein fast aller Solid State Drives. Dies ist das erste von mehreren Kapiteln, welche sich mit den Grundzügen einer SSD befasst. Um ein einzelnes Bit an Daten auf einem Solid State Drive zu speichern, benötigt man den kleinsten Baustein - eine einzelne NAND Flashzelle. Die einfachsten NAND Zellen können einen Zustand von 0 oder 1 annehmen. Dieser Zustand wird gespeichert, auch wenn die Stromversorgung wegfällt. Wie ist eine Flashzelle aufgebaut? Eine schematische Darstellung einer einfachen NAND Flashzelle sehen sie oben. Sie besteht im Grunde genommen aus einem Floating Gate Transistor. Eine elektrische Ladung wird im Floating Gate gespeichert, welches durch Oxidschichten darüber und darunter isoliert ist. In seiner einfachsten Form, wenn das Floating Gate geladen ist, gilt es als programmiert und wird als Binärwert 0 erkannt. Wenn das Floating Gate keine Ladung aufweist, ist es gelöscht und wird als Binärwert 1 detektiert. Floating Gate Status Gilt als Zugewiesener Binärwert Geladen Programmiert Zero - 0 Ungeladen Gelöscht One

5 Das Floating Gate bleibt im geladenen oder ungeladenen Zustand, bis er von den umliegenden Schaltungen geändert wird. Auch wenn man die Stromzufuhr vom NAND Device entfernt, ändert sich der Zustand des Floating Gates nicht. Das macht NAND Flash zu einem so wertvollen Speicher. Wie man eine NAND Zelle ausliest Um eine Zelle auszulesen, wird eine Spannung an das Control Gate gelegt und versucht, Strom von der Source zum Drain fließen zu lassen. Fließt kein Strom, bedeutet das, dass das Floating Gate geladen ist (Binärwert 0), wie im obigen Bild dargestellt wird. Fließt Strom, ist das Floating Gate ungeladen (Binärwert 1), wie im unteren Bild

6 Wie man eine NAND Zelle beschreibt Um eine Zelle zu beschreiben, wird eine hohe Spannung an das Control Gate angelegt und Elektronen fließen vom Silikonsubstrat zum Floating Gate. Dieser Prozess wird auch Tunneling genannt, da die Elektronen die Oxidschicht tunneln müssen, um zum Floating Gate zu gelangen (s.u.). Wie man eine NAND Zelle löscht Um eine Zelle zu löschen, wird eine hohe Spannung an das Silikonsubstrat angelegt und Elektronen fließen vom Floating Gate zum Substrat. Dieser Vorgang nutzt den selben Tunneleffekt, wie der Schreibvorgang (s.u.) - 6 -

7 Das Leben einer NAND Flashzelle Der beschriebene Tunneleffekt belastet die isolierenden Oxidschichten. Mit der Zeit werden die se durch die Schreib und Löschvorgänge zerstört und das Floating Gate ist nicht mehr in der Lage, eine Ladung zu halten. Irgendwann kann die Zelle nicht mehr benutzt werden und muss ausgesondert werden. Diese Vorgänge sind für die begrenzte Anzahl an Schreib-/Löschvorgängen und somit der Lebensdauer einer NAND Flashzelle verantwortlich

8 SLC, MLC und TLC NAND Flash Diese Kapitel baut auf dem Basisaufbau einer NAND Flashzelle auf und zeigt uns die technologischen Fortschritte von der originalen SLC Zelle bis zu MLC und TLC NAND Zellen. Bei einer einfachen NAND Zelle werden Ladungen in einem Floating Gate, welches zwischen zwei Oxidschichten liegt, die als Isolation dienen, entweder gespeichert, oder auch nicht. Bei der originalen und einfachsten Art von NAND Flash ist es so, dass, wenn beim Auslesen kein Strom zwischen Source und Drain fließt, das Floating Gate geladen ist (Die blauen Punkte stellen Elektronen dar) und somit programmiert, also einen Binärwert von 0 darstellt (siehe oben links). Wird ein Stromfluß festgestellt, indiziert das, dass das Floating Gate ungeladen ist und somit gelöscht - der Binärwert 1 wird dargestellt (siehe oben rechts)

9 Wie MLC und TLC mehr als ein Bit pro Zelle speichern Die bisherigen Beispiele zeigten eine SLC (Single Level Cell) NAND Flashzelle. Wird ein Stromfluß zwischen Source und Drain festgestellt, wird daraus gefolgert, dass die Zelle programmiert ist. Da nur zwei Zustände, programmiert und gelöscht, benötigt werden, um ein Bit darzustellen, ist das alles, was dazu benötigt wird. Bei MLC (Multi Level Cell) NAND, werden zwei Bits gespeichert. Dafür werden vier verschiedene Zustände benötigt. Um dies zu erreichen, muss die MLC NAND Zelle in der Lage sein, das Floating Gate mit vier verschiedenen Ladungszuständen zu versehen und später zu Erkennen, welcher der vier Zustände gesetzt ist. Die Bilder unten zeigen die zusätzlichen Elektronen im Floating Gate an, die so präzise gesetzt werden müssen, dass sie später wieder akkurat ausgelesen werden können. Das macht MLC Speicher herausfordernder und auch langsamer als das SLC NAND Gegenstück

10 TLC (Tri Level Cell, auch bekannt als Triple Level Cell) NAND hat eine noch kompliziertere Aufgabe. Es muss in der Lage sein, drei Bit pro Zelle zu speichern und auszulesen, was insgesamt acht verschiedene Zustände in der Zelle benötigt. Spannungslevel in SLC, MLC und TLC NAND Zellen Die maximale Spannung bei allen Technologien liegt im selben Bereich. So haben SLC Zellen viel Spielraum zwischen den Zuständen. Das ermöglicht SLC NAND eine deutlich größere Widerstandsfähigkeit gegenüber extremen Temperaturschwankungen und allen anderen negativen Effekten im Gegensatz zu MLC oder TLC NAND. Das obige Bild zeigt die Spannungslevel, die benötigt werden, um die verschiedenen Zustände in jeder der drei Technologien zu speichern. Den Sicherheitsbereich nicht mitgerechnet, ergeben sich bei SLC pro Zustand ca. 50% des Spannungsbereiches, bei MLC 25% und bei TLC 12,5%. Wie man sieht, haben MLC und TLC deutlich geringere Toleranzen und sind anfälliger für Umwelt und Schaltkreiseffekte als SLC. Ihr hauptsächlicher Vorteil gegenüber SLC ist der Kostenfaktor

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12 NAND Architektur - Strings und Arrays Die beiden vorherigen Kapitel konzentrierten sich auf die einzelne NAND Flashzelle, ob dort ein, zwei oder drei Bits gespeichert werden. Dieses Kapitel fasst das größere Bild ins Auge, wie mehrere NAND Flashzellen in Strings und Arrays zusammengefasst werden. Um kurz zusammen zu fassen, eine einzelne NAND Flashzelle speichert eine elektrische Ladung in einem Floating Gate, welches von zwei Oxidschichten darüber und darunter isoliert wird. In der einfachsten Erscheinungsform wird eine Ladung im Floating Gate als Zustand programmiert, also Binär 0 erkannt. Ist keine Ladung vorhanden, ist die Zelle im Zustand gelöscht und somit Binär 1. Darstellung einer einzelnen NAND Flashzelle

13 Wie einzelne NAND Flashzellen zu einem String zusammengefasst werden Für sich genommen, würde eine einzelne Flashzelle keinen großen Wert besitzen. Kombiniert man aber viele davon, kann man signifikante Datenmengen speichern. Der erste Schritt, viele Zellen zu kombinieren, ist der NAND String. Das obige Bild zeigt einen NAND String sowohl als Diagramm, als auch in schematischer Form, wie es normalerweise genutzt wird, um deutlich größere Array darzustellen. NAND Zellen werden in einer End-to-End Art verbunden, um einen String von Zellen zu schaffen. Typischerweise werden 32 oder 64 Zellen in Serie miteinander verbunden, wobei jede Zelle ein Bit repräsentiert (0 oder 1)

14 Wie NAND Strings zu Arrays zusammengefasst werden

15 Auch wenn ein NAND String 32 Bit Daten speichern kann, heißt das übersetzt, dass es sich nur um 4 Byte Daten, oder genug für 4 Zeichen handelt. Daher werden Strings zu größeren Arrays zusammengefasst, um größere und nützlichere Speichergrößen zu erhalten. Das Bild auf der linken Seite zeigt das NAND String Schema mehrfach wiederholt in einem Array. Beachten Sie bitte die zusätzlichen Verbindungen in den NAND Strings, die das Array bilden. Die rote Linie verbindet die Sources (S) der einzelnen Strings. Die gelben Linien verbinden die Control Gates der NAND Strings. Im Array sind die Control Gates horizontal miteinander verbunden, aber nicht vertikal. Auch sind die Drain (D) Linien nicht untereinander verbunden, da sie separat angesteuert werden.

16 NAND Architektur - Pages und Blocks Die vorherigen Kapitel fokussierten sich auf die einzelne NAND Flashzelle, NAND Strings und Arrays. Dieses Kapitel taucht tiefer in die Arrays ein und führt hin zu den Pages und Blocks eines NAND Flash Bausteins. Kurz zusammengefasst werden einzelne NAND Flashzellen, die ein einzelnes Bit an Daten (0 oder 1) speichern, in Strings und Arrays zusammengefasst, um wesentlich größere Strukturen zur Datenspeicherung zu formen. Diese Strings werden verbunden, um Daten in einzelnen Zellen zu speichern und auszulesen. Größere Speichereinheiten werden möglich, indem mehr und mehr NAND Zellen zum Array hinzugefügt werden. Der NAND Flash String Das folgende Bild zeigt das deutlich größere Array mit Control und Data Lines. In grün mit gelbem Hintergrund sieht man den NAND String, der im vorherigen Kapitel besprochen wurde. Die gepunktete Linie steht für wesentlich mehr Strings. Strings (hier in Spaltenform dargestellt) sind die kleinste Einheit, die ausgelesen werden kann und bestehen gewöhnlich aus 32 oder 64 NAND Zellen. Alle Strings im Array sind auf der einen Seite mit einer gemeinsamen Source Line (SL) und auf der anderen Seite mit der Bit Line (BL) verbunden

17 Jeder String beinhaltet zwei Kontrollmechanismen in Serie mit den NAND Zellen. String und Ground Select Transistoren sind mit der String Select Line (SSL) und der Ground Select Line (GSL) verbunden

18 Die NAND Flash Page Das obige Bild zeigt die NAND Page (grüne Linien, gelber Hintergrund). Pages (in Reihen dargestellt) teilen die selbe Word Line und sind die kleinste programmierbare Einheit. Typischerweise bestehen sie aus mindestens NAND Zellen, wobei viele der neueren NAND Baugruppen Pagegrößen von 64k oder 128k Zellen haben. Die meisten Pagegrößen werden als 2K, 4K, 8K, usw. bezeichnet. Dies beschreibt die Pagegröße in Bytes. Wenn die Page NAND Zellen (Bits) beinhaltet, entspricht das 4096 Bytes oder 4K

19 Der NAND Flash Block Dieses Bild zeigt den NAND Block (grüne Linien, gelber Hintergrund). Ein Block ist eine zweidimensionale Matrix bestehend aus Pages (Reihen) und Strings (Spalten). Die gesamte Anzahl an Bits in einem Block kann errechnet werden, indem man die Anzahl der Strings mit der Anzahl der Pages multipliziert. Aus einer Micron Präsentation auf dem Flash Memory Summit 2014, erreicht die maximale Anzahl an Pages pro Block 512 und die Blockgrößen kommen auf bis zu 8MBytes

20 NAND Architektur - Planes und Die Bisher wurden die Bereiche vom Aufbau einer einzelnen NAND Flashzelle bis zum Block Level erfasst. In diesem Kapitel wird weiter auf die Themen NAND Planes und Baugruppe (der Die) eingegangen. Wie vorher beschrieben, werden einzelne NAND Zellen zu Strings und Pages zusammengeschlossen und diese zu Reihen und Spalten eines Arrays konfiguriert. Das gesamte Array nennt man einen Block. Einige der neuesten NAND Komponenten haben eine Blockgröße von bis zu 8MBytes. Hier starten wir beim Blocklevel und zeigen die Teile, die ein NAND Die ausmachen. Die Struktur eines NAND Blocks Der NAND Block, welcher aus einer Matrix von Strings und Pages besteht, ist ein Baustein für größere Datenstrukturen. Ein einzelner Block wird mit vielen anderen in einer Bank gruppiert, wie oben gezeigt

21 Die NAND Plane und der Die Diese Bank aus Blöcken, die oben gelb hinterlegt ist, nennt man eine Plane. Eine, oder mehrere, werden gruppiert und bilden ein NAND Die, im Bild auf der folgenden Seite hervorgehoben. Dies gibt es in sehr vielen verschiedene Konfigurationen, um die jeweiligen, verschiedenen Anforderungen an das Design der OEMs zu erfüllen

22 Ein einzelnes Die oder mehrere, aufeinander gestapelte Dies werden in eine der üblichen, populären Formen gepackt, entsprechend den JEDEC Standardgehäusen TSOP, BGA, oder auch anderen Chipgehäuseformen. Mit der Zeit, da die Anforderungen an zusätzliche Speichermöglichkeiten ansteigen, tauchen neue Wege auf, um die Speicherdichte zu erhöhen. Eine der neuen Technologien für SSDs mit hohen Kapazitäten, die zur Zeit aufkommt, ist das 3D Memory

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24 NAND Architektur - Component Packaging Bisher wurden die Schritte von der einzelnen NAND Zelle bis hin zum NAND Die Level besprochen. Jetzt gehen wir einen Schritt weiter und zeigen die häufigsten Bauformen auf. Ein NAND Die ist sehr fragil und benötigt spezielles Equipment für Platzierung und Bonding. Üblicherweise werden NAND Dies in ein schützendes Gehäuse gepackt anstelle sie direkt auf einer Platine zu platzieren. Die meisten Gehäuse entsprechen einem offenen Industriestandard, der von der JEDEC definiert wurde. Diese Komponenten ermöglichen es einem Hersteller, ein oder mehrere NAND Dies in ein Gehäuse mit einem standardisierten Pinout zu verpacken - normalerweise ein TSOP oder BGA Gehäuse. Die Standardgehäuse können mit den üblichen Pick and Place Systemen verwendet werden, die diese auf einer Platine befestigen, bevor diese durch eine Lötmaschine laufen. NAND im BGA-Gehäuse Oben sieht man ein simples BGA gepacktes NAND Die. Das Die wird auf einer Substratschicht befestigt. Bondingmaschinen verbinden das Die durch Drähte mit dem Substrat, auf dem Verbindungen zu den kugelförmigen Lötflächen (Balls) auf der Unterseite existieren. Nachdem alles verdrahtet ist, wird das Ganze mit einer Schmelzkomponente zu einem robusten physischen Päckchen verkapselt

25 Das Bild unten zeigt ein aufgeschnittenes TSOP-Gehäuse, in dem mehrere Schichten aus Dies übereinander gestapelt wurden, um eine NAND Baugruppe mit großer Kapazität zu erzeugen. Zwischen allen NAND Dies ist eine Isolationsschicht und von jedem Die existieren Verbindungen zur Substratschicht am Boden. Das Substrat entspricht einer sehr dünnen Platine und dient als Basis für die gestapelten Dies. Wie beim Single Die im BGA-Gehäuse ist auch hier alles verkapselt. Sofern die einzelnen Chips dem JEDEC Standard Formfaktor entsprechen, wirken die Gehäuse identisch, unabhängig von der Anzahl der Dies, die verbaut wurden

26 NAND im TSOP-Gehäuse Dieses Bild zeigt ein NAND Die in einem TSOP-Gehäuse. Es gibt einige Unterschiede zur BGA Bauform. Zum einen gibt es Leads anstelle von Balls, um die Kontakte vom Die nach Außen zu führen. Desweiteren ist der gesamte Aufbau gekapselt, nicht nur die Oberseite. Die einzige Öffnung nach Außen ist der Lead Frame. Wie beim BGA-Gehäuse, können mehrere Dies in einem TSOP-Gehäuse aufeinander gestapelt werden. In den folgenden Kapiteln kümmern wir uns um die Kombination von NAND Komponenten und einem Controller, woraus ein Solid State Drive besteht und um die Herausforderungen, die von der Controllertechnologie gemeistert werden muss

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28 SSD Controller - Architektur - Übersicht Bisher wurde die NAND Architektur von einer einfachen NAND Zelle bis hin zum Chip Package beschrieben. Jetzt setzen wir den Controller ins Bild. Ohne Controller ist ein NAND Speicher ein recht dummer Speicher. Die Aufgabe des Controllers ist, die NAND Komponenten zu verwalten und ein Standardinterface bereitzustellen, über das er mit dem Hostsystem kommunizieren kann. Es gibt heutzutage viele populäre Schnittstellen, wie zum Beispiel Serial ATA (SATA), SD, MMC, USB, PCIe, oder auch Parallel ATA (PATA, auch bekannt als IDE). Alle diese Schnittstellen benutzen eine gemeinsame Architektur, in der ein Controller zwischen dem NAND Speicher und dem Hostsystem sitzt. Später sehen wir uns auch die Aufgaben an, die ein Controller abhandelt, aber jetzt konzentrieren wir uns erst einmal auf die grundsätzliche, allgemeine Architektur eines gewöhnlichen Solid State Drive (SSD)

29 Wie man im linken Bild sieht, besteht eine SSD aus einem Controller Chip, der einen oder mehrere NAND Chips verwaltet, die wiederum aus mehreren Dies beinhalten können. Das Bild ist sehr allgemein gehalten, das Interface zum Host spielt dabei erst einmal keine Rolle. Als reales Beispiel ist das obige Bild gedacht, welches die Platine einer 2,5 SATA SSD zeigt. In diesem Fall sind die rechteckigen Komponenten NAND Chips und der Controller befindet sich im quadratischen Gehäuse. Die Controller sind nicht generell in einem solchen Gehäuse, aber für dieses Beispiel passte es sehr gut

30 Was Ihnen im vorherigen Bild vielleicht auffällt ist, dass die NAND Komponenten sehr dicht aneinander gepackt sind. Die maximale Kapazität einer SSD richtet sich danach, wie viele NAND Dies in ein Standard Chipgehäuse gepackt werden können, zusammen mit der Fähigkeit des Controllers, diese auch zu adressieren (lesen/schreiben) bzw. zu verwalten. Auf sehr kleinen SSDs, wie zum Beispiel einer microsd Karte, gibt es viel zu wenig Platz, um ein NAND und einen Controller im Standard Chipgehäuse unterzubringen. Aus diesem Grund werden der Controller Die und der NAND Die aufeinander gestapelt und mit Drähten verbunden. Das obige Bild zeigt eine microsd Karte mit nur einem NAND Die, aber auch dort können mehrere NAND Dies übereinander gestapelt werden, um eine größere Kapazität zu realisieren. Das obige Beispiel gibt nicht den korrekten Maßstab wieder. Mit Hilfe von Techniken wie dem Schleifen der Waferrückseite wurden schon bis zu 16 NAND Dies erfolgreich in einer einzigen microsd Karte integriert. Im nächsten Kapitel sehen wir uns Multiple Channels, externes RAM und andere, allgemeine Features eines Solid State Drive an

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32 SSD Controller - Architektur - Kanäle und Bänke Wenn wir uns die Verbindung zwischen dem SSD Controller und dem NAND Flash etwas genauer ansehen, finden wir viele verschiedene Konfigurationen im SSD Design, die einen großen Unterschied in der Performance, den Kosten und der allgemeinen Leistung ausmachen. Die Illustration auf der rechten Seite zeigt eine übliche 2,5 SATA III SSD NAND Konfiguration. In diesem Beispiel gibt es 8 Kanäle (Channels), die mit den NAND Chips verbunden sind. Pro Channel werden dort zwei Bänke (Banks) mit NAND Komponenten verwendet. Dort findet sich eine Control Line, die entweder Bank 1 oder Bank 2 auf dem Data/Control Bus für den jeweiligen Kanal aktiv schaltet. Diese Control Line ist mit dem Chip Select Pin jedes NAND Chips verbunden, um ihn entweder aktiv oder inaktiv zu schalten

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34 NAND Kanäle (Channels) Channels nennt man die Anzahl an Chips, die der Controller simultan ansprechen kann. Low End SSDs haben normalerweise 2 oder 4 Channels, High End SSDs im Normalfall 8 Channels, einige bis zu 10 Channels. SSD Hersteller können Performance gegen Stromverbrauch tauschen, indem sie z.b. während des Herstellungsprozesses weniger Channels bestücken. Die Limitierung der Channels setzt sich aus der Die Größe, Anzahl der Pins und dem Stromverbrauch zusammen; alle diese Eigenschaften wirken sich auf die Kosten aus. NAND Bänke (Banks) Jeder Flash Chip innerhalb eines Channels stellt eine Bank dar (siehe Bild auf der vorherigen Seite). An jeden Channel können mehrere NAND Chips angeschlossen werden. Limitiert wird die Menge von der Anzahl der Pins, der Die Größe und Kostenfragen

35 Zusätzliche SSD Performancetechniken Um die Performance weiter zu steigern, benutzen die Controller das sogenannte Interleaving. Jeder NAND Chip kann aus mehreren Dies bestehen, speziell bei Chips mit hoher Speicherdichte. Päckchen aus 2,4 und 8 Dies pro Chip sind die allgemein üblichen Größen. Unten sehen Sie einen Schnitt durch eine TSOP NAND Baugruppe, in der mehrere Dies übereinander gestapelt sind, um einen NAND Flash Chip mit hoher Kapazität zu realisieren.. In einem Multi-Die-Package ist es allen Dies möglich, gleichzeitig ein Kommando auszuführen. Dies nennt man Interleaving und kann die Performance signifikant erhöhen. Die Möglichkeit zum Interleaving hängt vom Flash, dem Controller und der Unterstützung durch die Firmware ab. Ein weiterer Mechanismus zur Performancesteigerung ist Multi-Plane Operation. Ein Flash Chip ist intern in Planes organisiert. Bei Low Density Baugruppen ist es für gewöhnlich eine Plane, bei höheren Speicherdichten könne es 2, 4 oder mehr Planes sein. In einer Multi-Plane Baugruppe ist es allen Planes möglich, parallel Kommandos auszuführen. (Dies entspricht Interleaving, nur für einen einzelnen Die). Multi-Plane Operation kann, wenn sie genutzt wird, die Performance substanziell erhöhen. Dieses Kapitel vermittelt nur ein Grundverständnis über die Channel und Bank Architektur, sowie einige Techniken, um die Performance in einem Solid State Drive zu erhöhen. Es gibt mehr, wesentlich fortgeschrittenere Techniken, wie zum Beispiel Copyback Writes, Cache Reads, etc., die nicht im Rahmen dieses E-Books behandelt werden

36 SSD Controller - Architektur - Blockdiagramm In diesem Kapitel liegt der Schwerpunkt auf den hauptsächlichen Funktionsblöcken eines üblichen SSD Controllers und die Verbindung zum NAND Flash. Die Funktionalität der Controller richtet sich nach der Art des fertigen Produktes, für die er gedacht ist. Eine einfacher Controller für Consumer SD Karten ist kostenoptimiert und, in manchen Fällen, für Performance. Für diese Anwendung würde beispielsweise eine Ver- und Entschlüsselungsengine auf dem Silizium den Kostenrahmen sprengen und wäre ein Overkill. In anderen Fällen, wie zum Beispiel eine sichere Military Grade SSD, ist eine Funktionalität wie Ver und Entschlüsselungsengine eine absolute Notwendigkeit. Andere Anwendungen benötigen SMART Daten, um einen zukünftigen Ausfall vorherzusagen und die SSD im Vorfeld auszutauschen. Hier sehen Sie die Grundfunktionen einer SSD im Blockdiagramm. Diese sehen wir uns jetzt im Einzelnen an

37 Host interface Das Host Interface eines Controllers wird im Normalfall gemäß der Spezifikation eines Industriestandards entworfen. Davon gibt es einige, die unterschiedliche System- und Designanforderungen adressieren. Die häufigsten sind SATA, SD, USB, PATA/DIE und PCIe. SMART (Self-Monitoring, Analysis and Reporting Technology) Die SMART Funktion einiger Controller überwacht und speichert Daten vieler Faktoren der SSD und des Speichers. Ein Beispiel ist die Möglichkeit der Überwachung der verbleibenden Endurance Cycles in Prozent, da dies ein Schlüsselfaktor für die Berechnung der Lebensdauer ist. Wear Leveling Wear Leveling ist die Funktion, die Schreibvorgänge gleichmäßig auf dem NAND zu verteilen. Da jeder NAND Block nur eine begrenzte Anzahl ein Schreibvorgängen verkraftet, würde ein physischer Block sehr schnell sein Lebensende erreichen, wenn kontinuierlich darauf geschrieben werden würde. Ein Wear Leveling Algorithmus überwacht die Schreibvorgänge und verteilt sie auf verschiedene physische NAND Blocks

38 Read & Program Disturb Die immer feineren Strukturbreiten eines NAND Flash führen zu immer mehr Schwierigkeiten, die Daten in den Zellen zu warten und verwalten. Read & Program Disturb treten dann auf, wenn Zellen ausgelesen oder geschrieben werden. Durch Cross Coupling Effekte werden benachbarte Zellen beeinflusst und manchmal deren Ladungen geändert. Controller benötigen Algorithmen und manchmal auch Schaltkreise, um diesem Phänomen zu begegnen und es zu kompensieren. Encrypt & Decrypt Engine Für Anwenungen mit einer höheren Sicherheitsanforderung werden Ver- und Entschlüsselungsengines normalerweise in den Controller eingebaut. Die Engine ist typischerweise in Hardware implementiert, um die benötigte Performance beim Ver- oder Entschlüsseln der Daten gewährleisten zu können. Die zur Zeit am häufigsten genutzte Methode ist AES256. Buffer / Cache Controller besitzen normalerweise einen schnellen SRAM oder DRAM Cache Buffer, um die zu lesenden oder zu schreibenden Daten zwischenzuspeichern. Da es sich dabei um volatilen Speicher handelt, sind die Daten bei Stromverlust verloren. Sowohl interner Cache im Controller, als auch externe RAM cache Chips werden dafür genutzt

39 CPU / RISC Processor Das Herz eines jeden Solid State Drive Controller ist der Hauptprozessorkern. Dabei kann es sich um eine CPU oder einen RISC Prozessor handeln. Die Größe und Performance dieses Prozessors ist maßgeblich für den Funktionsumfang des verwendeten Controllers. ECC Engine Error Checking & Correction (ECC) ist eine Schlüsselfunktion einer jeden SSD. ECC korrigiert bis zur einer bestimmten Menge Bitfehler (abhängig vom Controller), die auf einem Block auftreten. Ohne ECC wären viele der heutigen Low Cost Consumer Produkte, die zumeist sehr billigen Speicher benutzen, undenkbar. Write Abort Ein Write Abort tritt auf, wenn beim Schreibvorgang auf das NAND die Stromversorgung wegbricht. Ohne Batterie oder SuperCap als Puffer gehen die Daten, die gerade übertragen werden, in einem solchen Fall mit an Sicherheit grenzender Wahrscheinlichkeit verloren. Wichtiger noch ist aber sicherzustellen, dass die vorhandenen Metadaten und die Firmware dabei nicht korrumpiert werden. Write Abort Schaltungen findet man hauptsächlich in Industrial Grade Produkten. Miscellaneous I/O Simple Funktionen, wie die Chip Select Pins für die NAND Chips werden über diverse Input/Output Pins behandelt. Es gibt auch einige I/O Funktionen, die für die Initialprogrammierung und die Produktion benötigt werden

40 NAND Memory Interface Das NAND Memory Interface wurde bereits im Kapitel über die NAND Banks und Channels abgedeckt. Abhängig vom Controller können einzelne NAND Channels vorhanden sein, oder bis zu 10 oder mehr. Jeder Channel kann mehr als einen Chip ansteuern. Defect Management Jeder Controller benötigt Methoden, um mit Bad Blocks oder anderen Defekten umgehen zu können. An dem Punkt, an dem ein NAND Block unbenutzbar wird, muss der Controller aktiv werden. In vielen Fällen wird der defekte Block durch einen Spare Sektor ersetzt. Bei einem schlechten Controllerdesign kann es zum Ausfall der SSD führen. Jeder Controller hat seine eigenen Methoden, um mit Defekten umzugehen

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42 SSD Controller - Funktionen - Wear Leveling Dieser Abschnitt befasst sich mit den Wear Leveling Algorithmen und wie Controller sie nutzen, um die begrenzten Löschzyklen eines NAND Blocks zu kompensieren. Ein SSD Controller erhält vom Hostsystem die Kommandos, welche Daten gelesen oder geschrieben werden sollen. Der Einfachheit halber nehmen wir zwei Dinge an: 1. Jedes Datenpaket ist 4KB groß und 2. Die NAND Pagegröße beträgt ebenfalls 4KB. In einem realen Umfeld variieren die Größe der Datenpakete und der Pages abhängig vom Hostsystem und dem verwendeten NAND Speicher. Das Hostsysten übergibt die logische Blockadresse (Logical Block Address/LBA) der Daten, die gelesen oder geschrieben werden sollen. Am einfachsten wäre es für den Controller, diese LBA eins zu eins auf die entsprechenden physischen Blockadressen zu schreiben. Sehen wir uns mal an, was dann passiert: Wear Leveling und sequenzielles Schreiben auf einem NAND Speicher

43 Im linken Bildteil zeigen wir einen 256KB NAND Block, der aus 64 Pages mit je 4KB Kapazität besteht. Wenn nun das Hostsystem 256KB in aufeinanderfolgenden LBAs schreiben will und der Controller diese Daten in aufeinanderfolgenden physischen Blockadressen schreibt - von der ersten 4KB Page an bis zur Page 64 in diesem Block - Dann ist das effektiv ein Löschzyklus für diesen Block, auch Endurance Cycle genannt. Das Diagramm rechts des 256KB Blocks zeigt, dass das sequenzielle Schreiben die ideale Form der Datenspeicherung in einem NAND Flash Device ist. Die Schreibvorgänge sind gleichmäßig auf den NAND Pages und Blocks verteilt, so dass keine Page bzw. kein Block stärker beansprucht wird, als der Rest. Bevor es weitergeht, hier noch einige genauere Definitionen: Ein Endurance Cycle wird nur gezählt, wenn auch eine Löschung stattfindet. Daher zählt das erste Schreiben, genau genommen, nicht als Endurance Cycle. Das Auslesen einer NAND Zelle spielt bei der Berechnung der Endurance Cycles keine Rolle

44 Wear Leveling und nicht-sequenzielles Schreiben auf einem NAND Speicher Unglücklicherweise bietet die reale Nutzung eines Solid State Drive selten die Möglichkeit, die idealen, sequenziellen Speichermuster zu verwenden. Es gibt Systemverzeichnisse, die aktualisiert werden müssen, sobald eine Datei geändert wird; Unterschiedliche Größen zwischen den Dateien, die der Host sendet und den Page-/Blockgrößen des NAND auf der SSD; Die Notwenigkeit, gelöschte Blöcke wieder zu verwenden und viele andere Faktoren. Im Bild oben wird der schlimmste anzunehmende Fall dargestellt, in dem Daten immer wieder auf die ersten zwei Pages geschrieben werden. Sollte der Controller diese Blöcke immer weiter überschreiben, wären die Endurance Cycles dieser Zellen sehr schnell verbraucht

45 Wofür ist Wear Leveling nun da? Wear Leveling Algorithmen in SSD Controllern versuchen, die Schreibvorgänge, die vom Host angeordnet werden, gleichmäßig auf dem gesamten Speicher der SSD zu verteilen. Da NAND Flash nur eine begrenzte Anzahl an Schreibzyklen pro Block verträgt, versucht Wear Leveling jeden einzelnen, verfügbaren Endurance Cycle der SSD bis zum Ende ihrer Nutzung zu nutzen. Es gibt viele verschiedene Schemata, die von den verschiedenen SSD Controller Designern verwendet werden, aber einige Charakteristika finden sich bei jedem Controller. Wie oben gezeigt wird, werden die Host Daten, die an eine bestimmte LBA geschickt werden, auf die physischen Pages geschrieben, die die geringste Anzahl an genutzten Endurance Cycles aufweist. Schickt der Host nun Daten an die selbe LBA, werden sie üblicherweise nicht in die selbe physische Adresse gespeichert. Der Controller muss über die Übersetzung von LBA auf physiche Blockadresse Buch führen. Dies geschieht mit Hilfe von Tabellen, oder auf andere Weise. Eine andere Gemeinsamkeit ist, wenn statische Daten auf der SSD niemals bewegt werden - wie z.b. OS oder Anwendungsdaten. Sie werden einmal auf die SSD geschrieben und dann nicht mehr geändert. In diesen Fällen verschieben die meisten neueren Controller diese Daten automatisch an einen anderen Ort, um von der geringen Anzahl an Endurance Cycles dieser Blöcke zu profitieren. Alleine kann Wear Leveling nicht alle SSD Probleme lösen, aber es ist ein wichtiger Teil der Mechanismen, die dazu dienen, zuverlässigere SSD herzustellen, die die limitierte Lebensdauer des NAND Flash effizienter nutzen können

46 SSD Controller - Funktionen - Garbage Collection Garbage Collection ist der Prozess, durch den geschriebene, bzw. gelöschte Blöcke freigegeben werden, damit sie wieder überschrieben werden können. Der Grund dafür ist die Eigenschaft der NAND Zelle, vor einem erneuten Schreibvorgang gelöscht werden zu müssen. Ein Block ist die kleinste, zusammenhängende, löschbare Einheit eines NAND Flash und besteht typischerweise aus 32 oder 64 Pages. Eine Page kann mit Daten beschrieben werden, sofern sie vorher gelöscht wurde. Aber es wäre sehr ineffizient, 32 oder 64 Pages in einem Block zu löschen, nur um eine Page wieder freigeben zu können. Garbage Collection Algorithmen müssen einer Reihe von Herausforderungen begegnen und Effizienz, Zuverlässigkeit und Performance können von Ihrem Design beeinflusst werden. Fabrikneue SSD Das obige Schaubild zeigt zwei Blöcke einer neuen SSD mit je 32 Pages zu je 4KB. Dies ist eine übliche Konfiguration für ein NAND Flash und wir werden dieses Beispiel für das gesamte Kapitel benutzen. Wie man sieht, sind alle Pages ab Fabrik im gelöschten Zustand und können beschrieben werden. Auf andere Zustände wie gültige, ungültige oder veraltete Daten werden wir später noch genauer eingehen

47 Erstmaliges Beschreiben der Pages einer fabrikneuen SSD Der erste Schreibvorgang auf einem neuen NAND Block ist einfach. Alle Pages sind im gelöschten Zustand und es handelt sich um ein einfaches, sequenzielles schreiben in diese gelöschten Pages. Oben sieht man, wie ein typischer Garbage Collection Algorithmus die Aufgabe abhandelt, 10 neue Pages an Daten in einen bereits gelöschten Block zu schreiben

48 Datenaktualisierung in einer Page Oben gehen wir einen Schritt weiter und aktualisieren die 10 Pages, die wir vorher ins NAND geschrieben wurden. Da wir, um die Pages zu löschen, die wir aktualisieren möchten, den gesamten Block löschen müssten, kopieren wir diese und schreiben die aktualisierten Daten in die nächsten freien Pages. Danach werden die bisherigen Pages als ungültig bzw. veraltet markiert. Zu diesem Zeitpunkt stehen dort 10 Pages mit gültigen Daten und 10 Pages mit ungültigen Daten, die erst dann wieder überschrieben werden können, wenn der gesamte NAND Block gelöscht wird. Auffüllen des NAND Blocks Hier zeigen wir 12 weitere Pages, die in dem Block mit Daten beschrieben wurden. Diese Daten wurden in den noch freien 12 Pages des ersten NAND Blockes platziert Jetzt wird der gesamte NAND Block genutzt. Darin kann nichts mehr gespeichert werden, da er mit gültigen und ungültig markierten Daten gefüllt ist. Um diese Pages wieder nutzen zu können, muss erst der gesamte Block gelöscht werden

49 Was passiert als nächstes Garbage Collection? Und das ist der Moment, auf den wir alle gewartet haben. Was passiert, wenn sämtliche Pages eines NAND Blocks mit entweder gültigen Daten, oder veralteten Daten, die ungültig sind, gefüllt sind? An diesem Punkt kommt die Garbage Collection ins Spiel. Um den Block wieder frei zu bekommen, werden zuerst alle gültigen Daten in diesem Block kopiert und in einen neuen Block geschrieben. Oben sieht man die 22 Pages mit gültigen Daten, die vom vollen Block 1 in den leeren Block 2 kopiert wurden. Nachdem die gültigen Daten erfolgreich kopiert wurden, kann Block 1 gelöscht werden. Dieser Prozess erfordert nur einen Schritt und löscht sämtliche gültigen und ungültigen Daten. Danach kann Block 1 wieder für neue Daten genutzt werden, als wäre es ein fabrikneuer Block. Das Design der Garbage Collection Algorithmen hängt mit vielen Faktoren, wie zum Beispiel Write Amplification, zusammen. Daher sind sie ein wichtiger Bestandteil eines jeden SSD Designs

50 SSD Controller - Funktionen - TRIM Befehl In diesem Kapitel decken wir den TRIM Befehl ab, der von einigen SATA, SCSI und anderen SSD Controllern unterstützt wird. Dieser Befehl steht im Zusammenhang zum vorher beschriebenen Garbage Collection Prozess. Wenn ein Betriebssystem Daten in vorhandenen LBAs ersetzt, wie bei einer Datenänderung oder dem Überschreiben von Dateien, speichert die SSD die Daten in neuen, leeren Pages und markiert die bereits existierenden als ungültig/veraltet. Später räumt die Garbage Collection dieses auf, indem die gültigen Daten in einen neuen Block kopiert werden und der alte Block gelöscht wird. Dieser gelöschte Block steht dann für neue Daten wieder zur Verfügung Warum nun der TRIM Befehl? Wenn das Betriebssystem die selben LBAs überschreibt und der SSD Controller die bisherigen als ungültig markiert hat, steht fest, dass in diesen Pages keinerlei gültige Daten mehr vorhanden sind. Wenn aber eine Datei durch das Betriebssystem gelöscht wird, gibt es oft nur eine Aktualisierung der Verzeichnisse. In diesem Fall wird kein Löschbefehl, der diese LBAs als vom Betriebssystem ungültig markiert, an die SSD gesendet. Dafür gibt es den TRIM Befehl. Durch das Senden dieses Befehls wird die SSD darüber in Kenntnis gesetzt, dass die entsprechenden LBAs nicht länger gültige Daten beinhalten und als ungültig markiert werden können. Somit kann die Garbage Collection diese beim nächsten Durchgang wieder freigeben

51 Beispiel eines Betriebssystems und/oder einer SSD ohne TRIM Befehl Damit TRIM funktionieren kann, müssen sowohl das Betriebsystem, als auch die SSD den Befehl unterstützen. Neuere Versionen der Windows, Mac und Linux Betriebssysteme, sowie andere auch, unterstützen den TRIM Befehl. Oben ist ein vereinfachtes Beispiel für ein System ohne Unterstützung des TRIM Befehls. In diesem Beispiel hat das Betriebssystem eine Datei mit einer Größe von 32 Pages (128KB) gelöscht. Das Betriebssystem weiß, dass diese Daten gelöscht wurden und weiß auch, dass die LBAs überschrieben werden können. Da das Betriebssystem diese Bereiche aber nur im Verzeichnis als freigegeben markiert hat, existiert kein Weg, der SSD mitzuteilen, dass diese Pages gelöscht wurden. An dem physischen Block der SSD auf dem Bild rechts, kann man sehen, dass der SSD Controller noch der Meinung ist, dass es sich um gültige Daten handelt. Deswegen markiert er sie nicht als ungültig und der Garbage Collection Prozess kann diese Pages nicht freigeben, solange vom Betriebssystem nicht der Befehl kommt, diese zu überschreiben

52 Beispiel eines Betriebssystems und einer SSD mit TRIM Befehl Bei Systemen, bei denen sowohl das Betriebsystem, als auch die SSD TRIM unterstützen, verhalten sich beide synchron. Nachdem eine Datei gelöscht wurde, gibt das Betriebssystem den TRIM Befehl mit den gelöschten LBAs an die SSD. Diese markiert die gelöschten LBAs als ungültig und kann sie während des Garbage Collection Prozesses wieder freigeben. Die Illustration oben zeigt ein vereinfachtes Beispiel für den TRIM Befehl. Wie im vorherigen Beispiel, löscht das Betriebssystem eine Datei mit einer Größe von 32 Pages (128KB). Das Betriebssystem markiert die LBAs im Verzeichnis als verfügbar und gibt dann den TRIM Befehl mit den LBAs an die SSD. Der SSD Controller markiert die Pages dann für den Garbage Collection Prozess als ungültig

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54 SSD Controller - Funktionen - Over-Provisioning Over-Provisioning wird von vielen Solid State Drives unterstützt, ob es beworben wird, oder nicht. Im Grunde genommen handelt es sich um Speicherplatz, der dem Betriebssystem nicht zur Verfügung steht. Er wird von der SSD genutzt, um interne Aufgaben wie Bad Block Mapping, Wear Leveling und Garbage Collection, durchzuführen. Die Menge an Over-Provisioning wird in der Fabrik während des finalen Low Level Formatierens der SSD festgelegt. Typische Over-Provisioning Werte sind 0%, 7% und 28%. Ein Beispiel im Markt wäre eine 128GB SSD, die mit 0% Over-Provisioning als 128GB SSD, mit 7% Over-Provisioning als 120GB SSD und als 100GB SSD mit 28% Over-Provisioning vermarktet werden kann. Es handelt sich um die gleiche SSD mit verschiedenen User-Space -Größen. Over-Provisioning, welches normalerweise nicht mitgezählt wird Ein Fakt, der den meisten Usern nicht bekannt ist, ist die Tatsache, dass NAND Komponenten in binären Kapazitäten berechnet und verkauft werden, im Gegensatz zu SSDs, die in Dezimalwerten berechnet werden. Wie man rechts sieht, existiert eine Menge von etwas über 7% der NAND Kapazität, die dem User nicht zur Verfügung steht

55 Die International Disk Drive Equipment and Materials Association (IDEMA) hat einen Standard (LBA 1-03) für Laufwerkskapazitäten definiert, dem die meisten Festplatten- und SSD Hersteller folgen. Die Angaben für 128GB und 512GB stehen oben. Diese Differenz zwischen Binär und Dezimalberechnung wird normalerweise nicht zum Over-Provisioning gezählt. Dieser Bereich wird vom Controller für die Firmware, Ersatzsektoren, Bad Block Mapping, Wear Leveling und andere Aufgaben genutzt, ähnlich wie beim Over-Provisioning

56 Für unsere Zwecke haben wir die 7% Differenz von Binär zu Dezimal bereits herausgerechnet. Oben sieht man die dezimalen 128GB und 512GB mit den drei am häufigsten verwendeten Over-Provisioning Werten. Over-Provisioning wird üblicherweise in 0%, 7% oder 28% bereit gestellt. Die meisten der Produkte mit geringer Kapazität werden mit 0% ausgeliefert, zusätzlich wird in vielen der Industrial Grade Produkte SLC NAND verbaut, der extrem viele Endurance Cycles bietet. Bei vielen Client SSDs, die heute mit MLC oder auch TLC NAND auf dem Markt sind, wird ein 7% Over-Provisioning genutzt und Enterprise SSDs stellen für gewöhnlich 28% bereit

57 Was sind die Vor- und Nachteile von Over-Provisioning? Der Vorteil von Over-Provisioning ist, dass die Write Amplification reduziert wird, während zugleich die Endurance und die Performance gesteigert werden. Der größte Nachteil ist der Verlust an Kapazität für den User. Also tauscht ein User höhere Zuverlässigkeit und längere Lebensdauer, in manchen Fällen auch bessere Performance, gegen weniger nutzbare Kapazität