Halbleitertechnologie

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1 Institut für Angewandte Physik Halbleitertechnologie Vorlesung Halbeitertechnologie Johannes Heitmann, Institut für Angewandte Physik

2 Organisatorisches Johannes Heitmann Institut für Angewandte Physik Gellert-Bau, EG.17 Tel.: Vorlesungsfolien finden Sie unter: Nutzer: iapuser Passwort: iap0107 Vorlesung Halbleitert Johannes Heitmann, Institut für Angewandte Physik 2

3 Halbleitertechnologie SS Einleitung 2. Lithographie 3. Abscheideprozesse 4. Strukturierung und Planarisierung 5. Dotierung und Metallisierung 6. Nasschemie 7. Realisierung von Prozessflüssen 8. Transistoren Grenzen der herkömmlichen Bauelemente 3 D Strukturen Mehrfachgatestrukturen SOI Prozesse Stress Engineering Substrate Engineering HighK Metall-Gate 9. Kondensatoren 3

4 Neue Materialien 4

5 Neue Materialien 5

6 Neue Materialien 6

7 Scaling of electronic devices oxide depletion channel - I DS 1 width = µ CG 2 length ( V G V T 2 ) Ef poly-si gate C G p-type Si M: Polysilicon Depletion reduction Metal Gate O: Silicondioxid C G : capacitance improvement High k Dielectric S: Silicon µ: mobility improvement Substrate w/ high mobility Issue: capacitance improvement without mobility degradation 7

8 Mobilität Temperatureffekt Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 8

9 Mobility impurity concentration Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 9

10 Kristallorientierung Yang et al. IEEE electr. Dev. Let. 24 (2003) 339 Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 10

11 schräge Transistoren Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 11

12 Waferdrehung Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 12

13 Epitaxie Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 13

14 alternative Substrate Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 14

15 Übersicht Substratmaterial Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 15

16 SiGe-Technologie Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 16

17 SiGe auf SOI Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 17

18 Ge on Insulator Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 18

19 GeOI als Startschicht Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 19

20 Halbleitertechnologie SS Einleitung 2. Lithographie 3. Abscheideprozesse 4. Strukturierung und Planarisierung 5. Dotierung und Metallisierung 6. Nasschemie 7. Realisierung von Prozessflüssen 8. Transistoren Grenzen der herkömmlichen Bauelemente 3 D Strukturen Mehrfachgatestrukturen SOI Prozesse Stress Engineering Substrate Engineering HighK Metall-Gate 9. Kondensatoren 20

21 Scaling of electronic devices I DS 1 = µ C 2 G width length ( V M: Polysilicon Depletion reduction Metal Gate G V T 2 ) depletion Ef poly-si gate oxide C G channel - p-type Si O: Silicondioxid C G : capacitance improvement High k Dielectric S: Silicon µ: mobility improvement Substrate w/ high mobility Issue: capacitance improvement without mobility degradation 21

22 HighK-Metall-Gate Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 22

23 Effective Oxide Thickness εsio 2 EOT= ε dielectric New dielectrics Capacitance Equiv. Thickn. CET = EOT + Depletion effects +.. t phys. High perf.+ DRAM sup. devices DRAM capacitor + array device Robertson

24 Workfunction with high-k metal gate IMEC Necessary work function for a given off-current is a trade off between channel doping and short channel effects Material choice should target for the optimum work function 24

25 Metal gate the Wf trade off Effective Workfunction is related to process temperature chemical bonds between electrode and dielectric force the Wf to midgap using same metal and dielectric for nfet and pfet is not obvious Gate last Gate first: Gap in Wf 25 Sinano, 2004

26 Fermi level pinning Verschieden Elkärungsmöglichkeiten: 1) MIGS (metal induced midgap states) 2) Übergangsmetall O Metall Bindung, oder Übergangsmetall Si-Bindung 3) Sauerstoffleerstellen K. Tse et al. / Microelectronic Engineering 84 (2007) Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 26

27 The material choice Gate last Wf setting by metal choice: nf: Al, TaC,.. pf: TiN, Ru,.. Metal Wf Gate first Wf setting by capping layer: nf: rare earth pf: AlO, Dipole Stefan Jakschick, IMEC 27

28 Gate last Integration schemes Gate first Qimonda Stefan Jakschik < > Page 28/40 28 Arghavani IEDM2007

29 Gate first: The high-k metal gate lego box Designing an effective work function and if two engineers starts talking they think of new combinations Stefan Jakschick, IMEC 29

30 Effect of capping layer nfet: rare earth pfet: Al 2 O 3 Vt [mv] no layer Al2O3 Sivasubramani VLSI07 Stefan Jakschick, IMEC 30

31 Cappings nfet: rare earth Vt [mv] ionic radi [pm] Vt [mv] ,2 2,4 2,6 d electroneg (Ox-RE) [ev] Sivasubramani, VLSI

32 Cappings pfet: Al 2 O 3 Wf is set at the interface high-k- SiO 2 High-k Silicon Qimonda Stefan Jakschik < > Page 32/40 Iwamoto, VLSI

33 and why it works Trade off between dipoles at interfaces and oxygen vacancies (Vo) pfet: use extrinsic dipole; nfet: positive effect with intrinsic charge inset inset Kamimuta IEDM2008 pfet nfet Qimonda Stefan Jakschik < > Page 33/40 33

34 The pfet issue: Scaling EOT increases amount of Vo S.C. Song IEDM2008 high Wf metal: HfO 2 is reduced compensated by O 2 from bottom oxide for thin interface HfO 2 is further reduced Vfb roll-off 34

35 Metal gate choice nfet Ta based Wf [ev] 4,6 4,4 4,2 4 3,8 3,6 nfet, HfSiOx Target range TaC TaN TaC + LaOx TaN+DyOx Chang, IEDM pfet, HfSiOx pfet AlO based Vts long [mv] Qimonda Stefan Jakschik < > Page 35/40 TiN TaN Al2O3 + TiN Al2O3 + TaN 35 Target range

36 dual metal-single dielectric Metal gate choice Dual metal dual dielectric HfSiO+Al 2 O 3 +ME * * >600meV HfSiON + Al 2 O 3 + TaCN HfSiON + La 2 O 3 + TaC * * 36

37 High-k CMOS/ DRAM DRAM requirements: - Higher thermal budged then logic - low Ioff (<100pA/µm) IMEC Dielectric: HfSiON Cap: La 2 O 3 Metal: TaC Dielectric: HfSiO Cap: Al 2 O 3 Metal: TaCN Qimonda Stefan Jakschik < > Page 37/40 Kubicek IEDM07 37

38 CMOS high performance Intel IEDM 2007: Replacement gate Gate last process Sematech Future Fab 2007 IBM VLSI 2007: Gate first process pfet HfO+TiN nfet HfO+TiAlN - Capacitance improved: EOT~1nm - Gate leakage stable - V t ~300mV - mobility ~90% - cost high - Capacitance improved: EOT~1nm - Gate leakage stable - V t ~300mV - mobility ~90% Qimonda U. Schröder - cost medium et. al. 25/02/08 Page 38 SiO(N): - EOT~2nm - V t ~300mV - µ ~90% - cost low 38

39 Substrate Hohe Mobilität für hohen Idsat nötig Zusammenfassung Kristallorientierung: höchste Mobilität für Elektronen (100), Löcher (110) Alternative Substrate: Ge beste Löchermobilität, III-V beste Elektronenmobilität HKMG Hohe Temperaturen treiben alle Metalle zu MidGap (Fermi-Level- Pinning) capping layer nötig Immer Metall-HighK-Kombination betrachten Beispiel pmos: HfSiO-Al 2 O 3 -TaCN Beispiel nmos: HfSiON-LaO-TaC Vorlesung Halbleiterchemie - Technologie Johannes Heitmann, Institut für Angewandte Physik 39