Erweiterte Vorgehensmodelle für die Entwicklung echtzeitfähiger, hochintegrierter, multifunktionaler Steuergeräte-Plattformen

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1 Erweiterte Vorgehensmodelle für die Entwicklung echtzeitfähiger, hochintegrierter, multifunktionaler Steuergeräte-Plattformen Andreas Baudisch, AUDI AG Dr. Kai Richter, Symtavision GmbH Stefan Sollmann, Elektronische Fahrwerksysteme GmbH

2 Übersicht Heute Echtzeitsysteme Vorgehensmodell Zusammenfassung 2

3 Komplexität: Modellpalette 1979 heute 3

4 Komplexität: Vernetzung Ca. 100 Steuergeräte Stark vernetzte Funktionen BCM Motor Kombi Klima Gateway LWR ACC BDM Main Unit 4

5 Komplexität: Menge der Software Anzahl Steuergeräte AUDI A8/D3 AUDI A8/D4 +40% AUDI A8-NF +?% Softwaremenge +400% +?% 5

6 Ziele & Wege zum Ziel 6

7 Ziele & Wege zum Ziel 7

8 Übersicht Heute Echtzeitsysteme Vorgehensmodell Zusammenfassung 8

9 Dynamische SW-Architektur und typische Echtzeit-Fehler ASIL-C unterbricht ASIL-D Funktion Interferenz Basis-Schedule (5ms) ist überlastet ASIL-B Funktion verpasst Zykluszeit 9

10 Echtzeiteigenschaften / Techniken Tracing und Visualisierung Ausführungszeit Zykluszeit Worst-Case Execution Time Unterbrechbarkeit Priorität Partitionierung Worst-Case Scheduling- Analyse Latenzzeit End-To-End Scheduling- Simulation 10

11 Übersicht Heute Echtzeitsysteme Vorgehensmodell Zusammenfassung 11

12 Angereichertes V-Modell (Metamodell) Design System System Level Integrate and Test System Specify SW Requirements Software Level Test SW Requirements Design SW Architecture Integrate Test SW Architecture Design Test Implement 12

13 Angereichertes V-Modell (2) Es wird ein Timing-Modell erstellt. Requirem.+Design Based Real Time Verification Basis: die bekannten Echtzeitanforderungen + Budgets. Verifikation der Anforderungen und Entwurfsentscheidungen für System und Software-Entwurf (Bus- und ECU-Analysen) Code ist verfügbar. Code Based Real Time Verification Execution Time kann ermittelt werden. Kombination von Techniken: WCET + Schedule-Analyse+Statistik Veränderung der WCET bei Modifikation d.codes interessant Delta-Analyse Integrierter Target Code verfügbar Trace+Model Based Real Time Verification ECU-Trace und Bus-Trace möglich Kombination von Techniken: Tracing + Schedule-Analyse (+WCET) Simulation zum Debuggen sinnvoll 13

14 SW-Architektur und Integration Design System System Level Integrate and Test System Specify SW Requirements Software Level Test SW Requirements Design SW Architecture Integrate Test SW Architecture Design Test Implement 14

15 SW-Architektur und Integration (2) Design SW Architecture Integrate Test SW Architecture Festlegen der statischen SW-Architektur dynamischen SW-Architektur Safety-Architektur Machbarkeit mit geeigneten Techniken nachweisen Entwurfsentscheidungen begründen Nachweis korrekte Integration dynamisches Verhalten Sicherheitsziele Zuverlässige Abdeckung Randfälle Dokumentation dynamisches Verhalten 15

16 SW-Architektur und Integration (3) Timing-Vorgaben Timing-Modell Laufzeit-Budgets Statische SW-Arch. ECU-Traces Dynam. SW-Arch. (= Schedule) Scheduling- und Distribution-Analyse Trace-Auswertung WCET-Analyse Design SW Architecture Integrate Test SW Architecture Machbarkeit, Konzept-Auswahl, Absicherung CPU-Last Latenzen & Wirkketten Interferenzen Last-Reserven und Engpässe Soll- Ist-Vergleich Verifikation, Dokumentation, Freigabe 16

17 Implementierung und Unit Test Design System System Level Integrate and Test System Specify SW Requirements Software Level Test SW Requirements Design SW Architecture Integrate Test SW Architecture Design Test Implement 17

18 Implementierung und Unit Test (2) von Design SW-Architecture Timing-Modell aus Design nach Test SW-Architecture Timing-Modell Laufzeitmessung (Target nahe) Code WCET-Analyse Budget-Einhaltung, Delta-Analyse, Risiko-Bewertung Implement Test 18

19 System Design und Integration Design System System Level Integrate and Test System Specify SW Requirements Software Level Test SW Requirements Design SW Architecture Integrate Test SW Architecture Design Test Implement 19

20 System Design und Integration (2) Timing-Vorgaben Signal-Größen Netzwerk-Schedule ECUs als Black Boxen Timing-Modell ECUs als White Boxen Bus-Traces Scheduling-Analyse Trace-Auswertung Design System Integrate and Test System Machbarkeit, Konzept-Auswahl, Absicherung Bus-Last Latenzen & Wirkketten Interferenzen Last-Reserven und Engpässe Soll- Ist-Vergleich Verifikation, Dokumentation, Freigabe 20

21 Übersicht Heute Echtzeitsysteme Vorgehensmodell Zusammenfassung 21

22 Zusammenfassung Das angereicherte Vorgehensmodell sichert die Echtzeiteigenschaften kontinuierlich in allen Phase zu. Systematischer Entwurf der dynamischen Software-Architektur durch Vergleich von Lösungsvarianten leicht möglich. Soll- und Ist-Zustand der dynamischen Architektur werden im Timing-Modell erfasst und sind somit umfangreich formal dokumentiert. Abweichung vom Soll-Zustand werden frühestmöglich erkannt. Das angereicherte Vorgehensmodell unterstützt Front Loading und reduziert somit Risiken in späten Phasen. Audi und Symtavision treiben Standard-Lösung voran und suchen den Austausch mit weiteren OEMs und Zulieferern. 22

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