D.9 Versuchsreihe 9: Gesamtsystem, Interrupts, Synthese

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1 .9 Versuchsreihe 9: Gesamtsystem, Interrupts, Synthese Abgabedatum: Name: Gruppe: Theorie: Versuch: (vom Tutor abzuzeichnen) (vom Tutor abzuzeichnen) Aufbau des Gesamtsystems amit ein funktionsfähiges Gesamtsystem für das FPGA-Board synthetisiert werden kann, muss Ihre bisherige Toplevel-Komponente (system) angepasst und erweitert werden. Bisher hat die Komponente system lediglich Ihren HAPRA-Prozessor mit der memory-komponente verbunden. Nun bekommt diese Komponente eine Schnittstelle um die Peripherie (Speicherchips, serielle Schnittstelle, VGA, Taster,...) auf dem FPGA-Board anzusprechen. ie Signale dieser Schnittstelle werden später in der Synthese auf reale FPGA-Pins gelegt sie mit der Board-Hardware zu verbinden. Ihr Prozessor wird diese Schnittstelle nach aussen nicht direkt ansprechen, sondern mittels der Komponente chipsatz, die den Platz der Komponente memory einnimmt. ie neue Komponente beinhaltet selber keinen Speicher mehr sondern leitet die Anforderungen vom Prozessor an die Board-Peripherie weiter. Zur Validierung des Gesamtsystems muss daher die Hardware des FPGA-Boards (wie z.b. das Verhalten der Speicherchips) ebenfalls simuliert werden. azu existiert eine VHL- Beschreibung des FPGA-Boards (board.vhd), die den Speicherinhalt aus der atei sram_load.dat liest und dem System zur Verfügung stellt. as heisst, in der Simulation ist board.vhd die Testbench, die Ihre Komponente system einbindet. Bei der Synthese für den FPGA ist die Komponente system der Toplevel und kommuniziert mit der realen Hardware auf dem Board. as gesamte System sieht nun folgendermaßen aus: Hardware-Praktikum 2010: Versuchsreihe 9 1

2 .9: Versuchsreihe 9: Gesamtsystem, Interrupts, Synthese Abbildung.1: Gesamtsystem: FPGA und Simulation Aufgabe 1 Erstellen Sie eine neue VHL atei mit dem Namen system.vhd und geben Sie in der Entity-eklaration die Schnittstelle aus der Tabelle.1 ein. Binden Sie den Prozessor proc.vhd und die Bibliotheks-Komponente chipsatz ein und verbinden Sie beide. ie Schnittstelle der Komponente chipsatz finden Sie in der atei/cad/tools/hapra/mentor/src/chipsatz.vhd. Verbinden Sie den Chipsatz mit der Schnittstelle des Systems. as Signal BOAR_CLK ist mit dem Eingang clk des Prozessors und des Chipsatzes zu verbinden. ie Signale BOAR_VGA_RAMAC und LE_RIGHT sollten offen gelassen werden, da sie im vorhandenen Board nicht verwendet werden können. Um das System in einen definierten Zustand zu bringen, ist nach dem Einschalten ein so genannter Powerup-Reset notwendig. In der Simulation wird er durch die Testbench ausgelöst, nach der Synthese wird dafür ein spezielles Register (res_power_up) benötigt. er Synthese wird später in der UCF-atei mitgeteilt, dass das Register res_power_up nach dem Laden des Gesamtsystems auf das FPGA eine 1 aufweisen soll. Sobald nach der Personalisierung des FPGA also der Takt einsetzt, erkennt das System anhand dieser 1, dass ein Reset des Chipsatzes und des Prozessors ausgelöst werden muss um in einen definierten Zustand zu gelangen. Nach dem Reset wird in das Register res_power_up auf 0 gesetzt. Fügen Sie Ihrem System (system.vhd) ein Signal mit dem Namen res_power_up hinzu und verbinden Sie es mit dem gleichnamigen Eingang des Chipsatzes. Sorgen Sie dafür, dass dem Signal bei einem Reset (wenn Signal res 1 ist) der Wert 0 synchron zum Takt zugewiesen wird. Auch in der VHL-Beschreibung ist es wichtig dem zugehörigen Signal bereits bei der eklaration einen Wert zuzuweisen, 2 Hardware-Praktikum 2010: Versuchsreihe 9

3 da die Synthese sonst die vermeintlich unnütze Logik entfernt. Verwenden Sie dazu folgende eklaration: architecture netlist of system is signal res : std_logic; signal res_power_up : std_logic := 1 ; Anschluss Richtung Typ BOAR_CLK Eingang ST_LOGIC BOAR_RES Eingang ST_LOGIC BOAR_RAM_CE Ausgang ST_LOGIC BOAR_RAM_OE Ausgang ST_LOGIC BOAR_RAM_WE Ausgang ST_LOGIC BOAR_RAM_AR(18:0) Ausgang ST_LOGIC_VECTOR BOAR_RAM_ATA(15:0) Ein-/Ausgang ST_LOGIC_VECTOR BOAR_RTS Ausgang ST_LOGIC BOAR_TX Ausgang ST_LOGIC BOAR_CTS Eingang ST_LOGIC BOAR_RX Eingang ST_LOGIC BOAR_LEL(6:0) Ausgang ST_LOGIC_VECTOR BOAR_LEB(9:0) Ausgang ST_LOGIC_VECTOR BOAR_BUTTON(2:0) Eingang ST_LOGIC_VECTOR BOAR_VGA_PIXELCLK Ausgang ST_LOGIC BOAR_VGA_HSYNC Ausgang ST_LOGIC BOAR_VGA_VSYNC Ausgang ST_LOGIC BOAR_VGA_BLANKn Ausgang ST_LOGIC BOAR_VGA_Rn Ausgang ST_LOGIC BOAR_VGA_WRn Ausgang ST_LOGIC BOAR_VGA_RS(2:0) Ausgang ST_LOGIC_VECTOR BOAR_ETH_TRISTATE Ausgang ST_LOGIC BOAR_FLASH_CE Ausgang ST_LOGIC BOAR_LRAM_CE Ausgang ST_LOGIC Tabelle.1: Schnittstelle des Systems. Hardware-Praktikum 2010: Versuchsreihe 9 3

4 .9: Versuchsreihe 9: Gesamtsystem, Interrupts, Synthese Versuch 2 Ändern Sie Ihr Testprogramm aus der letzten Versuchsreihe so ab, so dass es an Adresse 0x80000 beginnt; der Start-Adresse des Board-Speichers. Erstellen Sie dann die ateisram_load.dat mit Hilfe von HASE. Kopieren Sie die atei/cad/tools/hapra/mentor/src/board.vhd in Ihr proc Verzeichnis und starten Sie eine ModelSim-Simulation mit der Komponente board als Toplevel. cp /cad/tools/hapra/mentor/src/board.vhd ~/proc cd ~/proc vsim Ihr Testprogramm sollte nun genauso ausgeführt werden, wie in der letzten Versuchsreihe. Ist dies nicht der Fall, überprüfen Sie die Verdrahtung des Systems und Ihr Speicherprotokoll. Erstellen Sie für das Protokoll einen Ausdruck mit dem Signalverlauf der wichtigsten Signale und Register. Kommentieren Sie die ersten drei Instruktionen, die der Prozessor ausführt. 4 Hardware-Praktikum 2010: Versuchsreihe 9

5 Interrupts Als letzte Erweiterung des Steuerwerks wird nun die Behandlung von Interrupts (Unterbrechungen) implementiert. Mit den Interrupts kann der Chipsatz den Prozessor auf verschiedene Ereignisse aufmerksam machen, ohne dass der Prozessor ständig aktiv einen Status abfragen muss (sog. Polling). Typische Gründe für das auslösen von Interrupts sind das drücken von Tastern, der ablauf eines programmierten Timers oder die erfolgte arstellung eines VGA-Frames. ie Interrupt-Steuerung erfolgt über zwei Signale: irq und irq_adr. as Signal irq zeigt die Unterbrechungsaufforderung an und der Bus irq_adr teilt dem Prozessor die Adresse der Interrupt-Behandlungsroutine mit. Liegt eine Unterbrechungsaufforderung vor, soll der Prozessor möglichst bald zur angegebenen Behandlungsroutine springen. Ein eintreffender Interrupt braucht erst nach der Abarbeitung des aktuellen Befehls behandelt werden. Führt der Prozessor gerade eine Behandlungsroutine aus, sollen weitere Interrupts solange ignoriert werden bis die aktuelle Behandlungsroutine abgearbeitet ist. Vor der Behandlung der Anforderung muss der aktuelle Inhalt des Programmzählers Program-Counter (PC) in ein Sicherungsregister geschrieben werden. anach wird der PC mit Adresse der Behandlungsroutine aus dem Signaleingang irq_adr überschrieben. ie Behandlungsroutine wird mit dem neuen Befehl rfe (return from exception) abgeschlossen. ieser bewirkt, dass der Inhalt des PC aus dem Sicherungsregister zurückgeladen und damit das unterbrochene Programm fortgesetzt wird. Hardware-Praktikum 2010: Versuchsreihe 9 5

6 .9: Versuchsreihe 9: Gesamtsystem, Interrupts, Synthese Aufgabe 3 Ergänzung der Spezifikation des Steuerwerks Ergänzen Sie den Aufbau des Gesamtsystems (mit Steuerwerk) um das Sicherungsregister. Erstellen Sie eine Liste aller Status- und Steuersignale, die dem Steuerwerk hinzugefügt werden müssen und kennzeichnen Sie diese Signale in dem Schaltbild des Gesamtsystems. Sehen Sie den Aufruf sowie das Verlassen der Interruptbehandlung vor. 6 Hardware-Praktikum 2010: Versuchsreihe 9

7 In Tabelle.2 sehen Sie den rfe-befehl (return from exception), der für das Verlas- Aufgabe 4 sen der Interruptbehandlung vorgesehen ist. Beschreiben Sie das neue Steuerwerk, das auf eine Interruptanforderung reagiert, sowie den rfe-befehl ausführen kann, mit einem oder mehreren Zustandsübergangsdiagrammen. Zu setzende Steuersignale brauchen noch nicht angegeben zu werden. Bedenken Sie, dass das Steuerwerk weiterhin ein Moore-Automat bleiben soll. Erstellen Sie eine Liste der Zustände, die für die Interrupts neu hinzugefügt wurden oder für die sich Änderungen im Folgezustand oder der Ausgabe ergeben. Kommentieren Sie die Übergänge, die für das Betreten oder das Verlassen eines Interrupts hinzugefügt oder abgeändert werden müssen. Befehl Opcode (31 downto 16) 15 downto 0 Bedeutung Beispiel RFE PC PC backup rfe Tabelle.2: Befehl zum Verlassen einer Unterbrechung. Hardware-Praktikum 2010: Versuchsreihe 9 7

8 .9: Versuchsreihe 9: Gesamtsystem, Interrupts, Synthese Aufgabe 5 Geben Sie für die Zustände aus der erstellten Liste an, welche Steuersignale bei den entsprechenden Zustandsübergängen gesetzt werden müssen. Versuch 6 Implementierung der Interrupts as Steuerwerk muss um die neuen Signale ergänzt werden und das Sicherungsregister muss dem Prozessor hinzugefügt werden. Öffnen Sie die VHL- Beschreibung Ihres Prozessors (proc.vhd) und führen Sie die Änderungen aus Aufgabe 3 durch und verbinden Sie die Ein- und Ausgänge des neuen Steuerwerks mit den entsprechenden Anschlüssen im atenpfad. rucken Sie den VHL-Code des Prozessors für das Protokoll aus. Versuch 7 Ergänzen Sie die Verhaltensbeschreibung Ihres Steuerwerks ctrl.vhd um die neuen Zustände. Führen Sie die notwendigen Änderungen an der Verhaltensbeschreibung durch und drucken Sie anschließend das neue Steuerwerk aus. 8 Hardware-Praktikum 2010: Versuchsreihe 9

9 Schreiben Sie ein Testprogramm, um die korrekte Funktionsweise der Interrupts Aufgabe 8 zu überprüfen. Benutzen Sie dazu den Timer-Interrupt, um Unterbrechungen zu erzeugen. ie Beschreibung der Timer-Interrupt-Funktion finden Sie im HAPRA- Skript im Kapitel Chipsatz. Erweitern Sie ihr Testprogramm aus Aufgabe 2 um die Routine aus Aufgabe 8 und Versuch 9 erzeugen Sie die atei sram_load.dat mit HASE. Simulieren Sie das Gesamtsystem mit dem neuen Programm und überprüfen Sie die korrekte Behandlung der Interrupts. Hardware-Praktikum 2010: Versuchsreihe 9 9

10 .9: Versuchsreihe 9: Gesamtsystem, Interrupts, Synthese Synthese und Personalisierung des FPGA Versuch 10 Synthetisieren Sie zunächst das erweiterte Steuerwerk einzeln mit XST und protokollieren Sie den Ressourcenverbrauch (Area und Timing). Achten Sie auch auf die Anzahl der zusätzlichen Register. Versuch 11 Gehen Sie folgendermaßen vor, um den Prozessor zu synthetisieren: Im Verzeichnis/cad/tools/hapra/xilinx finden Sie die ateien build.sh, system.prj, system.scr und system.ucf. Kopieren Sie diese ateien in das Verzeichnis ihres Prozessors. cd ~/proc cp /cad/tools/hapra/xilinx/build.sh. cp /cad/tools/hapra/xilinx/system.prj. cp /cad/tools/hapra/xilinx/system.scr. cp /cad/tools/hapra/xilinx/system.ucf. Passen Sie die atei system.prj an Ihren Entwurf an. Rufen Sie build.sh auf./build.sh ieser Prozess kann einige Minuten dauern. Eine genaue Ausgabe der ablaufenden Prozesse finden Sie in den ateien synthesis.log und bitgen.log. Nach dem das Skript fehlerfrei durchgelaufen ist, liegt die atei system_r.bit im aktuellen Verzeichnis. Kontrollieren Sie nach der Synthese die Ausgabe des Syntheseskript. Achten Sie insbesondere auf die Verzögerung des Gesamtsystems. a Ihr Prozessor-Entwurf auf dem FPGA-Board mit 25 Mhz betrieben wird darf die maximale Verzögerung nicht über 40 ns liegen. 10 Hardware-Praktikum 2010: Versuchsreihe 9

11 Nachdem die atei system_r.bit erzeugt wurde kann sie mit Versuch 12 xsload -fpga system_r.bit wie in Versuchsreihe 3 auf das FPGA geladen werden. Wenn Sie nach der Personalisierung ein Lauflicht sehen, arbeitet Ihr Prozessor korrekt auf dem FPGA-Board! as Lauflicht wird vom Bootloader-Programm erzeugt, das von Ihrem Prozessor ausgeführt wird. Sie können mit dem linken Taster einen Reset erzeugen. Ziehen Sie niemals einen Stecker vom FPGA-Board. Bei falschem Anschluss der Stecker kann das FPGA-Board zerstört werden. Lauflicht gesehen Schalten Sie alle Geräte bis auf den Rechner aus. Überprüfen Sie, ob alle Leitungen, Versuch 13 Multimeter und Tastköpfe aufgeräumt sind. Vergewissern Sie sich, dass Sie nicht mehr eingeloggt sind. Stellen Sie die Stühle an die Tische und vergewissern Sie sich nochmals, dass der Platz in ordnungsgemäßem Zustand ist. Lassen Sie bitte keinen Unrat unter den Tischen stehen! Hardware-Praktikum 2010: Versuchsreihe 9 11