6. Speicherstruktur und Datenpfade

6 Speicherstruktur und Datenpfade Folie 1 6. Speicherstruktur und Datenpfade Bisher: Flipflops zur Speicherung binärer Information (1-bit) Register zur temporären Datenspeicherung und Datenmanipulation Aufgabe: Lösung: Speicherung und Transport größerer Datenmengen R 1 R 2 R 3 R 5 R 6 R 4 k=4, m=4 16 Bit k=8, m=2 16 Bit Bus mit k = 4 bzw. k = 8 Bus mit Zeitmultiplex-Betrieb

6 Speicherstruktur und Datenpfade Folie 2 6.1 Prinzipielle Speicherzugriffsmethoden Speicher mit eingeschränktem Zugriff auf die Daten: FIFO und LIFO Speicher mit freiem Zugriff: RAM 6.1.1 FIFO Struktur: First In - First Out n Register A Q A < PI B C Q B Q C P0 < Beide Busse haben eindeutige Datenflussrichtung D Q D T

6 Speicherstruktur und Datenpfade Folie 3 6.1.2 LIFO Struktur: Last In - First Out Der Aufbau ist ähnlich wie bei einem FIFO, jedoch jetzt mit umschaltbarer Schieberichtung. Als Bezeichnungen werden auch die Begriffe Keller- oder Stapelspeicher verwandt. A PI PO B C D Der gemeinsame I/O-Bus hat bidirektionale Datenflussrichtung T I/O

6 Speicherstruktur und Datenpfade Folie 4 6.1.3 Random Access (RAM) Interessent * Richtung * Takt * R1 Auswahlschaltung R2 R3 Steuerbus Adressbus Datenbus Register

6 Speicherstruktur und Datenpfade Folie 5 6.2 Busse 6.2.1 Einleitung In den bisher betrachteten Schaltungen haben wir Verbindungen zwischen Gattern betrachtet, die nur in einer Richtung arbeiten, sie sind unidirektional. Dies bedeutet, dass jeder Ausgang einer Komponente nur mit dem Eingang oder den Eingängen der nächsten Komponenten verbunden ist. Im Gegensatz dazu stehen Busse. Sie haben die Eigenschaft mehrere Ausgänge anzubieten, wobei zu einem Zeitpunkt immer nur einer der Ausgänge aktiv sein darf. Bussysteme werden eingesetzt, um die Anzahl der Verbindungen zwischen den verschiedenen Einheiten eines Systems enorm zu reduzieren. Dies ist insbesondere bei großen Einheiten mit langen Verbindungen wichtig. 6.2.2 Hierarchie der Busse in digitalen Systemen Aufgabe: Kommunikation zwischen... Register-Bus ALU, CU und Registern CPU-Bus System-Bus E/A-Bus CPU und Hauptspeicher bzw. CPU und Cache Hauptplatine und z.b. Grafikkarte Hauptplatine und E/Asowie Massenspeichergeräten typisches Übertragungsmedium Metallische Schichten auf Mikrochips Geätzte Leiterbahnen auf Platinen Geätzte Leiterbahnen auf Platinen Flachbandkabel, Rundkabel Netz-Bus Computersystemen Koaxkabel, Twisted Pair, Satellitenverbindung Beispiele (E)ISA-Bus, PCI-Bus typische Datenraten [MB/s] <1000 <400 <200 SCSI-Bus <80 Ethernet (LAN), ATM <20

6 Speicherstruktur und Datenpfade Folie 6 6.2.3 Bidirektionaler Signalverkehr Eigenschaften dieser Lösung: Große Anzahl an Verbindungen Lange Verbindungen (falls physikalisch unterschiedliche Einheiten)

6 Speicherstruktur und Datenpfade Folie 7 Dies führt zu der Verbindung von Komponenten mit einem Bus. Busse erlauben den bidirektionalen Datenverkehr zwischen mehreren Teilnehmern über ein gemeinsames Leitungsbündel. Serielle Busse sind lediglich ein Sonderfall, bei dem die bitparallele Übertragung seriell durchgeführt wird. Spezielle Eigenschaft: Zu jedem beliebigen Zeitpunkt darf nur ein Sender aktiv sein (Eindeutigkeit der Nachricht), dürfen beliebig viele der angeschlossenen Empfänger diese Nachricht empfangen.

6 Speicherstruktur und Datenpfade Folie 8 6.2.4 Open-Collector-Treiber TTL-OC-Gatter: U cc Schaltungssymbol (NAND): E1 E2 & A E 1 E2 A Die Zusammenschaltung mehrerer Treiber auf dem Bus erfolgt ausnahmsweise durch direkte Verbindung der Gatterausgänge und Verbindung mit einem externen Pull-up-Widerstand. V CC OC 1... R A OC 2... OC 3... Sobald mindestens ein Transistor durchschaltet, ist A = 0 (UA 0,2V) Wenn alle Transistoren sperren, ist A = 1 (UA VCC) Ein Transistor ist durchgeschaltet, wenn UBE > 0,7 V Ein Transistor ist gesperrt, wenn UBE 0,7 V UBE ergibt sich als Folge der logischen Verknüpfung der Eingänge der einzelnen Gatter

6 Speicherstruktur und Datenpfade Folie 9 Die Zusammenschaltung mehrerer Open-Collector-Ausgänge mit einem Widerstand (oft als Pull-up-Widerstand bezeichnet) ergibt eine zusätzliche Verknüpfungsfunktion: Daher die Bezeichnung Wired AND. Aufgrund oben ausgeführter Überlegungen zu den Spannungsverhältnissen am gemeinsamen Knoten ergibt sich die logische Funktion eines UND-Gatters. Als weitere Vereinbarung muss für die Definition von Busschaltungen festgelegt werden, dass bei nicht-aktiven Sendern die Ausgangstransistoren sperren (also eine logische 1 auf den Bus schalten), damit der aktive Treiber allein über den Zustand der Leitung entscheiden kann.

6 Speicherstruktur und Datenpfade Folie 10 6.2.5 Tri-State Technik TTL-TS-Gatter: Ucc T A D EN T GND

6 Speicherstruktur und Datenpfade Folie 11 EN D 1 A Inverter mit Tri-State-Ausgang D EN A Funktion: EN D T1 T2 A 0 0 0 0 Z 0 1 0 0 Z 1 0 1 0 1 1 1 0 1 0 A D D A

6 Speicherstruktur und Datenpfade Folie 12 Eine Busschaltung mit Tri-State-Gattern entsteht durch Zusammenschaltung der Ausgänge und hat folgende Eigenschaften: Z-Zustände haben keinen Einfluss auf den Pegel der Busleitung (hochohmig), es ist kein Pull-up-Widerstand erforderlich, es muss kein Signalpegel als passiv definiert werden, 0- und 1-Pegel sind gleichermaßen stark getrieben. Vorteile : Nachteile: Die Tri-State-Technik hat sich beim Rechnerbau gegenüber der Open-Collector-Technik durchgesetzt.

6 Speicherstruktur und Datenpfade Folie 13

6 Speicherstruktur und Datenpfade Folie 14 Eine Kombination von Tri-State-Technik und Richtungsumschaltung ergibt den häufig verwendeten bidirektionalen Bustreiber: D 1 EN EN 1 A E DIR E: gemeinsamer Enable; DIR: Richtungsdefinition E DIR Aktion 1 0 1 1 0 X

6 Speicherstruktur und Datenpfade Folie 15 6.2.6 Speicherstruktur in integrierten Schaltungen Grundelement: Adressierbare 1-Bit-Speicherzelle D In & & D Out A Anordnung im integrierten Halbleiterspeicher: Adressen Dec. Speichermatrix mit m x n Zellen Daten Schreib-/Leseschaltung Steuerleitungen Steuerlogik m Worte mit n Bit

6 Speicherstruktur und Datenpfade Folie 16 Organisationsformen: a) Wortweise Adressierung Adresse 11 1n Dec. m1 mn Bit 1 Bit n Daten Schreib-/Lese-Schaltung b) Bitweise Adressierung Y-Adresse X-Adresse 11 1n Dec. m1 mn S/L Datum

6 Speicherstruktur und Datenpfade Folie 17 Adressierung Wortweise Bitweise 1 n CS y1 CS yn CS D D D D 11 10 n1 n0 CS x 1 n Vorteile D D 0 1 Nachteile

6 Speicherstruktur und Datenpfade Folie 18 6.2.7 Ansteuerung des Speichers Chip Select Output Enable Read/Write CS OE R/W Steuerlogik Schreib-/ Leselogik CS OE R / W Speicherfunktion 0 1 0 schreiben 0 0 1 lesen 1 X X inaktiv

6 Speicherstruktur und Datenpfade Folie 19 R / W ist als Impuls definiert (nicht als Flanke), um Toleranzen der Transportzeiten bei den Daten zu erlauben. Der Speicherzugriff erfolgt daher in Zyklen: a) Lesezyklus Adr. CS R/W OE Freigabe der Daten Daten ta t CS t Z t OE t A : Adresszugriffszeit t OE : Output enable t Z : Zykluszeit t CS : (Chip Select) Zugriffszeit Achtung: t A < t Z, erst nach Ablauf von t Z kann neuer Lesevorgang beginnen. 1. Anlegen der Adresse 2. CS (aus Adresse gefolgert) 3. Output frei schalten OE =! 0 4. nach t OE müssen gültige Daten vorliegen Nach dem Anlegen der Adresse muss eine gewisse Zeit t A gewartet werden, bis die Daten aufgrund der internen Schaltund Laufzeiten (t CS, t OE ) am Ausgang gültig sind.

6 Speicherstruktur und Datenpfade Folie 20 b) Schreibvorgang Adr. CS R/W OE Daten t Z t CS t R/W t D1 t Z : t R / W Zykluszeit : Schreibimpuls t AS : Address Setup Time (von Start t z (Das Schreibsignal muss eine Mindestdauer aktiviert sein) t CS : (Chip Select) Zugriffszeit t DI : Haltezeit der Daten (t DI = t DW + t H ) t DW : Mindesthaltezeit von Daten und Adresse vor der positiven Flanke von R / W t H : Mindesthaltezeit beginnend mit der pos. Flanke von R / W Mit der positiven Flanke von R / W werden die Daten eingelesen. Dazu müssen sie eine Mindestzeit t DW stabil angelegen haben und noch eine Mindestzeit t H anliegen. 1. Anlegen der Adresse 2. CS (aus Adresse gefolgert) 3. stabile Daten für den Zeitraum t DI 4. die positive Flanke von R / W bedeutet das eigentliche Lesen vom Bus

6 Speicherstruktur und Datenpfade Folie 21 6.2.8 Speicherarten Realisierung der 1-Bit-Speicherzellen entscheidet über die Funktionen RAM: random access memory Schreib-/Lesespeicher flüchtiger Speicher: Speicherinhalt geht ohne Stromversorgung verloren Flipflop -> statisches Element (SRAM) Transistoren plus Kapazitäten (die den Zustandspeichern, Kondensator verliert Kapazitäten, Auffrischen nötig (refresh))-> dynamisches Element (DRAM)

6 Speicherstruktur und Datenpfade Folie 22 ROM: read only memory Festwertspeicher 0 Nur ein Element entscheidet + 1 uber 0- oder I-Zustand hohe Komplexitat Schematischer Aufbau: Rw mögliche Realisierung: A 0 A 1 Adress-Decoder Rw Rw Rw D vereinfachte Darstellung: Leseverstärker R L R L R L R L D 3 D 2 D 1 D 0 Nicht flüchtiger Speicher. Der Hersteller entscheidet über den Speicherinhalt (fest).

6 Speicherstruktur und Datenpfade Folie 23 PROM: programmable ROM programmierbarer Festwertspeicher Ax Dx S: fusible link, Schmelzsicherung Der Anwender kann den Speicherinhalt einmalig von 1 auf 0 "brennen" (Koppelelemente werden einmalig durch einen Überstrom weggebrannt von 1 auf 0. Kappen der Dioden / Durchbrennen der Sicherungen ) EPROM: erasable PROM (MOS-ROM-Zelle mit floating gate ) Programmierung über Spannungsimpulse (isolierte Kondensatorplatte). Keine Ladung Kanal leitet Ladung speichert Kanal gesperrt Löschen über UV-Licht. Programmierung und Löschen des ROM durch den Anwender möglich. Es sind aber aufwendige und zeitraubende Verfahren erforderlich, da jeweils das EPROM ein- und ausgebaut werden muss. (Ladung kann über Jahre gespeichert werden.) EEPROM: electrical EPROM (ähnlich EPROM) Programmierung und Löschen kann über den eingebauten Zustand erfolgen. (Elektronische Spannung)

6 Speicherstruktur und Datenpfade Folie 24 PLA: programmable logic array (programmierbare logische Anordnung) Aus PROM abgeleitet: - PROM dekodiert jede der 2 k möglichen Adressen und gibt das entsprechende Datenbit wieder. - PLA hat nur ausgewählte (programmierte) Adressen, denen der Wert I zugeordnet wird. PROM Programmierbarer Inhalt PAL 1 1 vollständige UND Marix 1 1 Programmierbare UND Matrix 1 1 Adress- Decoder ODER Matrix Register ODER Matrix Vorteile der PALs: - große Freiheit bei der Darstellung logischer Funktionen - dabei geringerer Aufwand/Kosten als bei Programmierung der vollständigen Wertetabelle im ROM - durch unterschiedliche Kombination der Wortbreite von Ein- und Ausgängen sowie eventuell interne Register als Rückkopplung ergeben sich äußerst flexible und preisgünstige Bauelemente (zum reinen Speichern ungeeignet wegen geringer Kapazität)

6 Speicherstruktur und Datenpfade Folie 25 Auswahlkriterien: Geschwindigkeit Kapazität Wortbreite (Organisation) Möglichkeiten zum Ändern / Sichern der Inhalte Zusammenfassung: UND ODER ROM fest fest PROM/EPROM fest programmierbar PAL programmierbar fest PLD programmierbar programmierbar

6 Speicherstruktur und Datenpfade Folie 26 6.2.9 Struktur und Anwendung im System Die Adressierung aller Speicherplätze erfolgt von der Zentraleinheit über eine Hierarchie von Decodern: Speicher Speicher Speicher Adressbus A n A 0 Systemdecoder Datenbus Decoder A n A 0 A k A 0 In modernen Prozessorsystemen existieren spezielle Bausteine zur Adressverwaltung (Umrechnung virtueller in physikalische Adressen). Dies ändert jedoch nichts am hier dargestellten Prinzip.