TI2 Übung 4. Serielle E/A-Schnittstelle. 14. Dezember 2004 (WS 2004) Andreas I. Schmied Universität Ulm Fakultät für Informatik

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1 Universität Ulm Fakultät für Informatik Abteilung Verteilte Systeme Projektgruppe AspectIX TI2 Übung 4 Serielle E/A-Schnittstelle 14. Dezember 2004 (WS 2004) Andreas I. Schmied (schmied@inf...)

2 1 Datenübertragung Skala=52µs, 8N1 bei beiden Signalen S1 und S2 Was bedeuten ±12V, 8N1? +12V = "0", -12V = "1", 8N1="8 Nutzbits, kein Paritybit, 1 Stopbit" In welcher Reihenfolge werden die Nutzbits übertragen? Ruhezustand 1, Startbit 1->0, Nutzbits beginnend mit LSB, Stopbit 1 Was muss bei der Bitrate für Sender und Empfänger beachtet werden? Gleiche Einstellung wichtig für gleiche Interpretation des Signals Welche Bitraten könnten verwendet worden sein? kürzestes Signal suchen: Hinweis auf untere Geschwindigkeitsgrenze S1: 104µs = 1/0, = 9,6kBit/s, S2: 52µs = 19,2kBit/s Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 2/21

3 1 Datenübertragung Welche Datenbytes wären jeweils übertragen worden? S1: (0) (1) -> % = 253 S2: (0) (1) -> % = 136 Weitere mögliche Bitraten? längstes Signal bis zu einem gültigen Stopbit suchen hier nur Halbierung der Skala, andere Skalierungen ausprobieren! Achtung: Länge von Start-/Stopbits verkürzen sich auch! Anpassung nach Bitraten-Fehler Programmierer sendet Break-Signal: lange Nullfolge Gegenstelle bemerkt Framing Error... und setzt Bitrate herab Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 3/21

4 2 Klausuraufgabe Aufbau: RS-232, Byte DTE->DCE, 1200 Baud, 8N1+RTS/CTS-Flusskontrolle Wieviele Bits werden pro Nutzbyte übertragen? Arbeitsweise des RTS/CTS-Protokolls? Open/Closed Loop oder Fully Interlocked? Wie lang ist die Übertragungsdauer für Bytes mindestens? Signalskizze für Byte " " Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 4/21

5 2 Klausuraufgabe Aufbau: RS-232, Byte DTE->DCE, 1200 Baud, 8N1+RTS/CTS-Flusskontrolle Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 5/21

6 2 Klausuraufgabe Aufbau: RS-232, Byte DTE->DCE, 1200 Baud, 8N1+RTS/CTS-Flusskontrolle Wieviele Bits werden pro Nutzbyte übertragen? 10 Bit = 1 Startbit, 8 Datenbits, kein Paritybit, 1 Stopbit Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 6/21

7 2 Klausuraufgabe Aufbau: RS-232, Byte DTE->DCE, 1200 Baud, 8N1+RTS/CTS-Flusskontrolle Wieviele Bits werden pro Nutzbyte übertragen? Arbeitsweise des RTS/CTS-Protokolls? DCE zeigt Empangsbereitschaft mit CTS=1 an und löscht CTS sobald kein Empfang mehr möglich ist (Puffer voll, etc.) Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 7/21

8 2 Klausuraufgabe Aufbau: RS-232, Byte DTE->DCE, 1200 Baud, 8N1+RTS/CTS-Flusskontrolle Wieviele Bits werden pro Nutzbyte übertragen? Arbeitsweise des RTS/CTS-Protokolls? Open/Closed Loop oder Fully Interlocked? Begründung! Open-Loop, da keine Datenbestätigung Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 8/21

9 2 Klausuraufgabe Aufbau: RS-232, Byte DTE->DCE, 1200 Baud, 8N1+RTS/CTS-Flusskontrolle Wieviele Bits werden pro Nutzbyte übertragen? Arbeitsweise des RTS/CTS-Protokolls? Open/Closed Loop oder Fully Interlocked? Begründung! Wie lang ist die Übertragungsdauer für Bytes mindestens? kürzestes Signal: ~ 1/(1200Hz) = 1/1200s = 0,833ms 0,833ms*AnzahlBitsProByte*AnzahlBytes = 0,833ms*10*10000 = 83,3s Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 9/21

10 2 Klausuraufgabe Aufbau: RS-232, Byte DTE->DCE, 1200 Baud, 8N1+RTS/CTS-Flusskontrolle Wieviele Bits werden pro Nutzbyte übertragen? Arbeitsweise des RTS/CTS-Protokolls? Open/Closed Loop oder Fully Interlocked? Begründung! Wie lang ist die Übertragungsdauer für Bytes mindestens? Signalskizze für Byte " " Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 10/21

11 2 Klausuraufgabe Aufbau: RS-232, Byte DTE->DCE, 1200 Baud, 8N1+RTS/CTS-Flusskontrolle Wieviele Bits werden pro Nutzbyte übertragen? Arbeitsweise des RTS/CTS-Protokolls? Open/Closed Loop oder Fully Interlocked? Begründung! Wie lang ist die Übertragungsdauer für Bytes mindestens? Signalskizze für Byte " " Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 11/21

12 3 Hardwareunterstützung Asynchronous Communications Interface Adapter (ACIA) hier für den Emulator SBC09: Motorola MC6850 Max 1Mbps, hier Annahme: externer Takt 4800Hz Memory-Mapped I/O: ACIA-Register bei M[$E000], M[$E001] eingeblendet RAM hier überschattet und i.a. nicht verwendbar Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 12/21

13 3 Hardwareunterstützung Alternative: spezielle E/A-Opcodes bei größeren Prozessoren: MMIO-Bereiche von Caching ausschließen! CPU-E/A-Kopplung mittels Interrupt CPU initialisiert E/A-Baustein Übertragung des/der ersten Bytes wird gestartet E/A-Baustein sendet IRQ, wenn Übertragung der Bytes vollständig CPU setzt IACK, wenn Interrupt akzeptiert und startet ISR (Interrupt Service Routine) ISR initiiert Übertragung des/der nächsten Bytes CPU-E/A-Entkopplung mittels DMA CPU initialisiert DMA-Baustein mit Startadresse, Länge und Adresse des Zielregisters im E/A-Baustein E/A-Baustein setzt TransferRQ, wenn nächste Daten übertragen werden können DMA-Baustein fordert Bus von CPU an, überträgt Daten, gibt Bus wieder frei Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 13/21

14 4 Programmierung des MC6850 Siehe "acia..." Labels in der Datei monitor.lst im sbc09-tarball. Aufbau des MC6850 Vier Register mittels R/!W + RS angesteuert (00..11) Control:!W+!RS Status: R+!RS Transfer:!W+RS Receive: R+RS R/!W von Bus, RS von A0 (daher M[$E000], M[$E001]) IRQ zum Prozessor kann je nach Programmiermodell für Tx/Rx aktiviert werden Bildnachweis: Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 14/21

15 4 Programmierung des MC6850 Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 15/21

16 4 Programmierung des MC6850 Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 16/21

17 4 Programmierung des MC6850 Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 17/21

18 4 Programmierung des MC6850 IRQ IRQ an CPU zulassen, Fallunterscheidung TDRE, RDRF,!DCD PE Parity Error OVRN Receiver Overrun: Datenverlust FE Framing Error: Start-/Stopbit-Fehler!CTS Clear to Send Eingang!DCD Data Carrier Detect Eingang TDRE Transmitter Data Register Empty: Daten gesendet und Empfänger weiterhin bereit RDRF Receiver Data Register Full: Empfangene Daten noch ungelesen Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 18/21

19 4 Programmierung des MC6850 Initialisierung und Interrupt Service Routine (vereinfacht) Definition der Registeradressen aciactl equ $e000 ; write control aciasta equ $e000 ; read status aciadat equ $e001 ; read+write data Master Reset lda #$03 ; Counter Division (CR1,CR0) = %11 sta aciactl Vector des Interrupt Handlers eintragen orcc #$FF ldx #isr stx $fff8 andcc #$0 ; interrupts sperren ; adresse interrupt service routine ;... für IRQ festlegen ; enable interrupts Transferkodierung festlegen: 8N1 mit IRQs und Taktteilung 16 = 300 bps lda #% ; 1=RIE 01=!RTS+TIE 101=8N1 01=:16 sta aciactl Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 19/21

20 4 Programmierung des MC6850 Interrupt Service Routine isr lda aciasta ; status register lesen rora ; LSB in carry bcs receive ; RDRF gesetzt, Daten vorhanden bita #$70/2 ; PE,OVRN,FE (ausgleich >>1 wegen rora) bne error ; fehlerbehandlung lda nextdata ; nächstes datum laden sta aciadat ; und senden rti receive lda aciadat ; empfangene daten auslesen sta nextdata ; und lokal speichern rti error... ; reset, reinitialisieren,... rti Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 20/21

21 4 Programmierung des MC6850 Variante: Polling Empfangen pollrx lda aciasta rora bcc pollrx ldb aciadat rts ; RDRF in carry ; warten auf RDRF ; Rückgabe in B Sendefreigabe polltx lda aciasta bita #$02 beq polltx stb aciadat rts ; TDRE ; warten auf TDRE ; Datum in B Copyright 2004, Andreas I. Schmied, Abteilung Verteilte Systeme, Universität Ulm 21/21