IA32-AMD-IA64- RISC: eine Prozessorübersicht

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1 IA32-AMD-IA64- RISC: eine Prozessorübersicht Decus Symposium 2005 P065 - April 2005 Dr Christoph Balbach Leiter HP Presales Nord/Ost, Fachleiter Storage Presales HP Restricted 2004 Hewlett-Packard Development Company, LP The information contained herein is subject to change without notice Chiptechnologien für Serversysteme Agenda: 32-bit Welt und höher Opteron und Xeon: 32-bit Computing X86-64: Moving into the 64-bit World 64-bit Welten Itanium Performance und Design Risc Alternativen Zusammenfassung Einsatzempfehlungen Trends Diskussion HP Restricted 2 wwwdecusde 1

2 Opteron, Xeon und 32-bit Computing HP Restricted 3 fangen wir unten an Xeon vs Opteron System Architektur Inside des Opteron Prozessors Memory im Zugriff Leistungsvergleiche HP Restricted 4 wwwdecusde 2

3 Intel Xeon System Architektur (zb DL580G2) Xeon Xeon Xeon Xeon Frontside Bus REMC REMC mögliche Engpässe: IMB CIOB-X Embedded Smart Array 5i Plus Controller REMC REMC REMC REMC REMC REMC REMC REMC Quick Switches IDE, LPC, USB PCI compatibility bus CMC (North Bridge) CSB5 IMB CIOB-X Thin IMB /Memory Verbindungs-Architektur: FSB: bidirektional, multi-drop, shared BW Memory: ASIC basierend, hohe Latenz, 1-2 Controller/System HP Restricted 5 AMD Opteron System Architektur (zb DL585) PCI-X Tunnel PCI-X Tunnel Opteron Opteron I/O Hub PCI-X Tunnel Opteron Opteron Hyper Transport TM Links IDE, LPC, USB PCI compatibility bus SCSI NIC /Memory Verbindungs-Architektur: Hyper Transport: effizient, mehrfach- dual-unidirektional, hohe Bandbreite Memory: kleine Latenz durch integriertem Memory Controller zu Core Taktraten, bis zu 4/System HP Restricted 6 wwwdecusde 3

4 Inside des Opteron Prozessors Interne Komponenten: Core w/l1, L2 Cache Memory Controller HyperTransport Links 3 Links in allen Opteron Prozessoren 200 Serie: - 1 Coherent HyperTransport 800 Serie: - bis zu 3 Coherent HyperTransport - ProLiant DL585 nutzt 2 von ihnen Crossbar Switch verbindet interne Komponenten Core, Memory Controller und xbar Switch arbeiten unabhängig voneinander HP Restricted 7 HyperTransport 32 GB/s x 2 = 64GB/s Data[n:0] Clock[(n/8-1):0] Control Data[n:0] Clock[(n/8-1):0] Control Separate Transmit und Receive Kanäle Differential Signal Übertragung Termination in den ASICs Double-pumped data rate unterstützt bis zu 800MHz Operation (16GT/sec) skalierbar von 4- bis 32- bit Datenpfad (Opteron ist 8 oder 16) AMD Extensions für HyperTransport unterstützt coherent messaging HP Restricted 8 wwwdecusde 4

5 Memory Durchsatz Bandbreite Memory Controller per Memory Controller per System (2P, 4P) Latenzen Integrierter Memory Controller externer Memory Controller (2P, 4P) HP Restricted 9 Bedeutung von Latenzzeiten Memory Memory Latenz: ~130ns to ~1000ns Systembus Off-Chip Cache Latenz ~30ns Cache On-Chip Cache Latenz ~4ns HP Restricted 10 wwwdecusde 5

6 wie AMD Opteron positioniert Server System Com parison AMD Opteron Intel Xeon* Intel Xeon MP** Intel Itanium 2*** M o d u la r, g lu e le ss scalability H igh -perform ance 3 2-bit and 64-bit com puting H ypertransport tech nology Integrated DDR mem ory controller up to 8-way up to 2-way up to 4-way up to 4-way Yes No No No Yes No No No Yes No No No Front Side Bus frequency GHz 533 M Hz 400 MHz 400 MHz Front Side Bus Bandwidth GB/s 42 GB/s 32 GB/s 64 GB/s Maximum Inter-processor bandw idth 64 GB/s 42 GB/s 32 GB/s 64 GB/s Memory support DDR200 / 266 / 333 DDR266 DDR200 DDR200 Mem ory Bandw idth 2P System Mem ory Bandw idth 4P System 106 GB/s 43 GB/s 64 GB/s 64 GB/s 212 GB/s N/A 64 GB/s 64 GB/s L2 cache size 1 MB 512 KB 512 KB 256 KB L3 cache size N/A N/A 2 MB 15 MB/3 MB M axim um I/O bandw idth 2P System M axim um I/O bandw idth 4P System S IM D In stru ctio n S e t Support 128 GB/s 32 GB/s 48GB/s 64 GB/s 256 GB/s N/A 48 GB/s 64 GB/s SSE, SSE2 SSE, SSE2 SSE, SSE2 SSE, SSE2 W ith the m em ory controller integrated onto the AM D Opteron processor, the front side bus (interface to m em ory) runs at the speed of the processor AMD 2P System - AMD Opteron 200 Series with 1 HyperTransport Inter-processor Bus and 2 September H ypertransport 2004 I/O Buses w ith D D R333 mhp emrestricted ory 11 Opteron Memory Architektur Pros: Opteron Memory Latenz wird kleiner, wenn die Taktrate sich erhöht jedes Memory ist 2 hops oder weniger von jedem Prozessor entfernt Memory Bandbreite skaliert mit der Anzahl der Prozessoren Cons: kein shared Memory Bus bedeutet weniger zusammenhängendes Memory Maximale Memory Kapazität erfordert, dass alle Prozessoren installiert sind Opteron Memory Controller unterstützt nicht advanced memory protection 64GB/s 64GB/s HP Restricted 12 wwwdecusde 6

7 Xeon Memory Architecture North bridge Xeon Xeon Xeon Xeon Pros: Maximale Memory Kapazität stets erreichbar unterstützt advanced memory protection incl spare DIMM, Memory mirroring und RAID Memory Cons: Shared Memory Bus und frontside Bus erhöhen Latenz und limitieren Bandbreite für alle Prozessoren Viele Pfade zu ASIC, nicht zu Geschwindigkeiten HP Restricted 13 Leistungsbetrachtungen wie verhält sich die Opteron Plattform gegenüber Xeon Plattformen? Datenbank Applikationen Applikationen web-based Applikationen Integer / Floating point Leistungen HP Restricted 14 wwwdecusde 7

8 Datenbank Benchmarks TPC-C (tmpc) SAP SD 2-tier (users) 130, ,000 30% % 10% 700 7% 90, ,000 Xeon 3GHz/4M/32GB Opteron 22GHz/1M/32GB Opteron 24GHz/1M/64GB 600 Xeon 3GHz/4M Opteron 22GHz/1M Opteron 24GHz/1M 4P 4P HP Restricted 15 Exchange, Web Exchange (MMB3) WebBench 50 (req/sec) 8,000 4,500 7,500 7% 4,000 14% 20% 7,000 3,500 6,500 6,000 3,000 Xeon 32GHz/2M Xeon 3GHz/4M Opteron 22GHz/1M Opteron 22GHz/1M Opteron 24GHz/1M 4P 2P HP Restricted 16 wwwdecusde 8

9 SPEC int, fp, int-rate, fp-rate SPEC2000-int SPEC2000-int rate 1,600 1,400 5% % 1, % 10 1,000 Xeon 32GHz/2M Opteron 24GHz/1M 0 2P Xeon 32GHz/2M 2P Opteron 24GHz/1M 4P Xeon 3GHz/4M 4P Opteron 24GHz/1M 1,600 1,400 1,200 SPEC2000-fp 9% 17% SPEC2000-fp rate 50% 50% 10 1,000 Xeon 32GHz/2M Opteron 24GHz/1M Opteron 24GHz/1M/64bits 0 2P Xeon 32GHz/2M 2P Opteron 24GHz/1M 4P Xeon 3GHz/4M 4P Opteron 24GHz/1M HP Restricted 17 Performance links wwwhpcom/products/servers/benchmarks/ wwwtpcorg wwwmicrosoftcom/exchange/evaluation/performance/defaultasp wwwspecorg wwwsapcom/benchmark/sd2tierasp HP Restricted 18 wwwdecusde 9

10 noch ein Wort zu 64-bit Extensions HP Restricted bit Extensions Architekturen: Begriffe: Intel: EM64T (extended memory 64 Technologie) AMD: AMD64 (AMD s x86-64-bit Technologie) Microsoft: X64 (Microsoft s Begriff für 64-bit X-Technologie, verschoben auf 2005) HP Restricted 20 wwwdecusde 10

11 Vorteile von 64-bit Extensions #1: Zugriff auf einen größeren Adressraum Standard 32bit Computing ist begrenzt auf 4GB Adressraum gemeinsam für OS Kern, Library Routinen und Applikationen Applikationen bekommen nur 2GB 3GB davon Mechanismus wie AWE und PAE erweitern den virtuellen und physikalischen Adressraum* aber sie sind schwierig zu programmieren und zu nutzen, Leistungen sind nur begrenzt 64bit Erweiterungen features : 64 bits (16 exabytes) virtueller Adressraum 48bits implementiert in der ersten Generation der Prozessoren 52 bits physikalischer Adressraum 40bits (1 terabyte) implementiert * AWE: address windowing extension PAE: physical address extension HP Restricted 21 Vorteile von 64-bit Extensions #2: mehr Register 16 GPRs (General Purpose Registers) Verdoppelung, 4x fache bit-anzahl 16 SSE (Befehlssatz-) Register Verdoppelung gegenüber normalen s Mehr Register bedeuten: weniger stack Zugriff, mehr Register Resourcen verfügbar zu Core Taktraten HP Restricted 22 wwwdecusde 11

12 x86 to x86-extensions Register (4) SSE & SSE XMM0 XMM7 XMM8 XMM15 Note: all registers, datapaths, and ALUs are at least 64-bit wide making extensions technology a real 64-bit computing technology though not as scalable as IPF 63 RAX EAX EBX ECX EDX ESP EBP ESI EDI ah bx cx dx sp bp si di al R8 R15 GPR Program Counter EIP ip X87/MMX 79 MMX0/FPR0 MMX7/FPR bit Extensions ist die größte x-86 Architekturänderung seit über 20+ Jahren! HP Restricted 23 Operating System Support OS Microsoft Windows 2000 Server Microsoft Windows 2000 Advanced Server Microsoft Windows Server 2003 Standard Edition Microsoft Windows Server 2003 Enterprise Edition Microsoft Windows Server 2003 Web Edition Redhat Enterprise Linux 3 Redhat Enterprise Linux 21 SUSE Linux Enterprise Server 8 Expected updates to support x86 extensions NA NA TBD NA Planned future OS support Within 90 days of server announce HP Restricted 24 wwwdecusde 12

13 Applikationen: wann lohnt es sich? Datenbanken: Viele Datenbank-Applikationen sind Memory abhängig in einer 32-bit Umgebung und profitieren sehr vom größeren physikalischen Adressraum Größerer Adressraum erlaubt mehr Nutzer per Server weniger Server / kleinere TCO Terminal Server: sehr gut geeignet beim Serven von multiplen Applikationen Beispiel: Microsoft Office über Terminal Server in einer 64-bit Umgebung unterstützt 50% mehr Nutzer als in einer 32-bit Umgebung HP Restricted 25 Applikationen: wann lohnt es sich? Business Applikationen: mit hohen Memory Anforderungen für hohe Rechenleistungen Technisches / Scientific Computing: Bedarf an großem virtuellen und physikalischen Adressraum komplexe Berechnungen Empfehlungen: - geringe/mittlere Anforderungen = x86 64-bit Extensions - hohe Anforderungen = Itanium 2 Prozessor HP Restricted 26 wwwdecusde 13

14 Chiptechnologien für Serversysteme Agenda: 32-bit Welt und höher Opteron und Xeon: 32-bit Computing X86-64: Moving into the 64-bit World 64-bit Welten Itanium Performance und Design Risc Alternativen Zusammenfassung Einsatzempfehlungen Trends Diskussion HP Restricted 27 Roadmap HP Restricted 28 wwwdecusde 14

15 Trends bei Prozessor Technologien New New features features? (SMT)! New features! (SMT) Itanium2 9M Itanium2 6M Technology PA-8900 Explicitly tm POWER5 Itanium 2 PA-8800 Alpha EV7 Parallel Multiple Cores && Instruction Itanium Integrated Interconnects Computing POWER4 Alpha EV68 Opteron /Z -64 bit / bit PA 8700 X-86 Family OOO / SuperScalar CISC&RISC CISC RISC UltraSPARC MIPS 16K rip UltraSparc is the only remaining non OOO processor 2002 Conservative Approach Innovative Approach 2 HP Restricted 29 EV7 im Vergleich zu EV68 Module Wildfire QBB Backplane Memory Module Hierarchical Switch on a single chip! HP Restricted 30 wwwdecusde 15

16 HP PA-8800 Dual Core PA-8800 packt zwei PA s auf einen Chip für gesteigerte Leistung Binäre Kompatibilität mit PA State-of-the-art 130nm IC Prozess Jeder Core hat seinen eigenen L1 Cache 32MB, unified L2 Cache mit verbessertem Cache Controller Hoher Durchsatz und Kompatibilität mit Itanium 2 System Bus Gleicher Sockel und HP Chipsatz wie der des Itanium 2 Prozessors HP Restricted 31 Itanium Design und Leistung HP Restricted 32 wwwdecusde 16

17 IA-64 Architektur: Explicit Parallelism Traditional Itanium architecture: Explicit Parallelism Original Source Code Hardware Original Source Code Parallel Machine Code compiler compiler parallelized parallelized code code Itanium- based compiler Sequential Machine Code Execution Units unused reduced efficiency Multiple execution units resources used more efficiently Massive Resources HP Restricted 33 Itanium: die 4 wichtigsten Eigenschaften Was macht Itanium so stark? Massive Ressourcen: 2* bit+ Register Aufteilung auf Integer Units und Floating Point Units beliebig, dazu jede Menge Spezialregister für branches, predication, loop unrolling etc Explicit Parallelization: Der Compiler signalisiert dem Prozessor, welche Anweisungen parallel ausgeführt werden können und was sequentiell ausgeführt werden muss Speculation: Der Prozessor kann Daten in den Cache laden, auch wenn der Zugriff möglicherweise illegal ist (pre-load) Der Verwendbarkeitscheck benötigt später nur noch einen Zyklus Predication: Der Compiler kann auch zwei parallele Programmteile ausführen lassen, von denen nur eines weiterverwendet wird, zb beide Teile einer IF-Anweisung HP Restricted 34 wwwdecusde 17

18 Itanium2 Prozessor Größe: 421mm 2 50+% der Fläche für Cache und Cache Support Logik! 216mm 195mm HP Restricted 35 Itanium 2 Architektur HP Restricted 36 wwwdecusde 18

19 Itanium SPECcpu2000 Ergebnisse SPECcpu RISC/EPIC Server Processors Intel Itanium 2 15 GHz 1322 IBM POWER4+ 17 GHz 1113 SPECint_base2000 Best SPECint_base2000 for each processor Fujitsu SPARC MHz 905 Sun USIII Cu 1280 Mhz Intel Itanium 2 15 GHz 2119 IBM POWER4+ 17 GHz Fujitsu SPARC MHz X SPECfp_base2000 Best SPECfp_base2000 for each processor Sun USIII Cu 1280 Mhz Results as of February 24, 2004 HP Restricted For more information on SPEC, see wwwspecorg 37 Itanium führende SPECcpu2000 Werte SPECcpu2000 Industry Standard Processors Intel Itanium 2 15 GHz Intel Xeon 306 GHz AMD Opteron 18 GHz SPECint_base2000 Best SPECint_base2000 for each processor Intel Pentium GHz Intel Itanium 2 15 GHz Intel Xeon 306 GHz AMD Opteron 18 GHz Intel Pentium GHz X SPECfp_base2000 Best SPECfp_base2000 for each processor HP Restricted 38 wwwdecusde 19

20 Itanium 2 Roadmap Itanium 2 Madison 9M 16GHz, 9MB L3 Itanium 2 Montecito Dual Core Hyperthreading ~2GHz,24MB L FETs Itanium 2 Montvail >2GHz >24MB L3 65 nm Tukwila >= 4 Core > 4GHz Integrated Interconnects Itanium 2 Madison 13GHz 3MB L3 15GHz, 6MB L FETs Itanium 2 Deerfield 1GHz 15MB L3 HP developed mx2 dual processor module Itanium 2 Fanwood >1GHz 15MB L3 Itanium 2 LV Fanwood >1GHz 15MB L3 L1,L2,L3 Cache on Die Itanium 2 Millington Itanium 2 LV Millington 013 µm 90 nm 65 nm HP Restricted 39 Itanium Montecito: dual core HP Restricted 40 wwwdecusde 20

21 Chiptechnologien für Serversysteme Agenda: 32-bit Welt und höher Opteron und Xeon: 32-bit Computing X86-64: Moving into the 64-bit World 64-bit Welten Itanium Performance und Design Risc Alternativen Zusammenfassung Einsatzempfehlungen Trends Diskussion HP Restricted 41 Opteron im Vergleich zu Itanium 2 Opteron* Processor 1 TB 64 GB/s 16x16 T 1MB Registers Memory Addressing System Bus Bandwidth On-die Cache Pipeline Stages Issue Ports On-die Registers Fmisc, 3 2 Load Execution Units Integer Fmul,Fadd or 1 for SIMD 2 Store ~20 GHz Core Frequency 3 Instructions / Cycle Instructions / Clk x86 with extra memory bits Itanium 2 Processor 1024 TB 64 GB/s 6 MB HP Restricted Application Registers + 64 Predicate Registers* 6 Integer, 3 Branch 2 FP (FMAC) 1 SIMD 2 Load and 2 Store 15 GHz 6 Instructions / Cycle Itanium Architecture * Intel s EPIC technology includes 64 single-bit predicate registers to accelerate loop unrolling and branch intensive code execution wwwdecusde 21

22 Itanium vs Opteron (Addressing/Registers) Opteron Madison Process 013µ 013µ Clock (for this comparison) 22 GHz 15 GHz Physical address Space 40 bit 50 bit Virtual address space 48 bit 64 bit Int (=GRs) Registers I-NaT-bits (for speculation) Pre-Regs (for branch elim) - 64 Float Registers SSE2 (SIMD only) 16 - HP Restricted 43 Itanium vs Opteron (Address translation) Opteron Itanium TLB entries (instructions) TLB-I associativity (!) TLB entries (data) TLB-D associativity (!) supported page sizes 4 KB, 2 MB 4 KB 4 GB resulting address range with no TLB miss/fault 1 GB 512 GB Comment: Opteron s heritage is again visible from the supported memory page sizes 4 KB and 2 MB (as in IA-32) Itanium supports variable page size from 4 `KB up to 4 GB (!) and a resulting faultless address space of 512 GB!! HP Restricted 44 wwwdecusde 22

23 Itanium vs Opteron (Address translation) Opteron Itanium TLB entries (instructions) TLB-I associativity (!) TLB entries (data) TLB-D associativity (!) supported page sizes 4 KB, 2 MB 4 KB 4 GB resulting address range with no TLB miss/fault 1 GB 512 GB Comment: x86-64 heritage is again visible from the supported memory page sizes 4 KB and 2 MB (as in IA-32) Itanium supports variable page size from 4 KB up to 4 GB (!) and a resulting faultless address space of 512 GB!! HP Restricted 45 Itanium vs Opteron (instruction issue) Opteron Itanium Instructions/clock 3 6 max integers/clock 3 6 assuming no SIMD ops: max FP adds/clock 1 2 max FP muls/clock 1 2 assuming 64bit operands from/to Lmax cache: max load or stores/clock 2 4 max load and stores 2 6(!) Comment: McK and Madison doubled the number of supported loads from L3 cache (vs Itanium 1) With paired operands 4 64bit loads and 2 64bit stores can be issued per clock Those features can barely be leveraged in tests like SPEC! HP Restricted 46 wwwdecusde 23

24 die wesentlichen 64-bit Prozessoren Proc Memory Addressability Memory Band-width On-Die Cache Pipeline Stages Issue Ports Register Count Exec Units Clock Speed Instr Per Cycle Power5 18 TB >20GB/s (high to support cache snooping) 192MB (SHARED) (shared between 2 cores) Int 1 Br 2 FP 2 Load or Store 2GHz 5 PA TB 64 GB/s 15MB Int 1 Br 2 FP 2 Load or Store 1GHz 4 EV7 4TB 64 GB/s (12GB/s for Local Memroy) 175MB 7 4* Int 2 FP 2 Load or Store 115GHz 4* Itanium 2 1PB 64 GB/s 6MB Predicate 6 Int 3 BR 2 FP 1 SIMD 2 Load AND Store 15GHz 6 HP Restricted 47 HP: Integrity und ProLiant Positionierung: ProLiant ProLiant & Integrity Integrity & NonStop Integrity & NonStop servers Mix of ProLiant, Integrity & NonStop ProLiant & Integrity systems Mail Messagi ng HPC Large SMP, large memory BI Biz intelligence/ SCM planning OLTP med HPC Parallel computing, Infrastructure clustering Directory, DNS, firewall, security Services, Work Web caching, proxy group File, print BI OLTP mid size ERP medium App tier Biz intelligence Very large data sets OLTP large OLTP large size DB High transaction volumes Back-end for CRM, SCM, ERP ERP, biz logic, app server Integrity ERP large Back-end for CRM, SCM, ERP, large data sets Front-end Application & data-tier Large scale data tier 1-4 processors 4-8 processors processors ZLE Online Data Store ProLiant w/x86 Extensions ist speziell für rechenintensive und Memory-hungrige 32- bit Applikationen gedacht: HPC Cluster Solaris zu Linux Migrationen Datenbanken HP Restricted 48 wwwdecusde 24

25 Senkung der Itanium Kosten HP Restricted 49 Operating Systeme vs Operating Umgebungen eine operating Umgebung ist die Kombination von operating System und einer Instruction Set Architecture (ISA) Beispiele: HP-UX und PA-RISC, Linux32 und IA-32, Power und AIX, Sparc und Solaris etc Die Frage ist also nicht nach künftigen operating Systemen (welches OS wird sich durchsetzen) sondern nach künftigen operating Umgebungen Beispiele: Itanium und Windows, oder Linux, oder HP-UX oder OVMS oder NSK European September Analysts Briefing, 2004 London September 5, 2000 hp HP confidential Restricted 50 wwwdecusde 25

26 let s play together! herzlichen Dank! HP Restricted 51 I/O Subsystem 24GB/s 48GB/s PCI-X Tunnel I/O Hub PCI-X Tunnel Non-coherent HyperTransport PCI-X Tunnel HP Restricted 52 wwwdecusde 26

27 DL585 I/O Subsystem PCI-X Tunnel 133MHz PCI-X Tunnel 100MHz I/O Hub PCI-X Tunnel Legacy PCI LPC USB SMBus IDE 100MHz SCSI NIC HP Restricted 53 Accessing the I/O Subsystem PCI-X Tunnel PCI-X Tunnel I/O Hub PCI-X Tunnel Legacy PCI LPC USB SMBus IDE SCSI NIC HP Restricted 54 wwwdecusde 27

28 Memory Durchsatz für 2P (c 2H 04) Xeon North bridge Xeon Xeon 64 GB/s (DDR2-400) 200 MHz bus speed x 2 Double Data Rate (DDR) x 8 bytes x 2 channels 2x Opteron 128 GB/s (DDR-400) 200 MHz bus speed x 2 Double Data Rate (DDR) x 8 bytes x 4 channels HP Restricted 55 Memory Durchsatz für 4P Xeon (c 2H 04) North bridge Xeon Xeon Xeon Xeon 64 GB/s (DDR-200) 100 MHz bus speed x 2 Double Data Rate (DDR) x 8 bytes x 4 channels >3x Opteron 212 GB/s (DDR-333) 166 MHz bus speed x 2 Double Data Rate (DDR) x 8 bytes x 8 channels HP Restricted 56 wwwdecusde 28

29 Memory Latenzen 2P (c 2H 04) Xeon North bridge Xeon 40% Xeon 64 GB/s (DDR2-400) Opteron 128 GB/s (DDR-400) 130 ns 90 ns 400 clocks 200 clocks 50% HP Restricted 57 Memory Latenzen 4P Xeon (c 2H 04) North bridge Xeon Xeon Xeon Xeon 64 GB/s (DDR-200) 150 ns 450 clocks 20% Opteron 212 GB/s (DDR-333) 120 ns 260 clocks 40% HP Restricted 58 wwwdecusde 29

30 AMD Nomenklatur Clock Model DL585 AMD Opteron 800 Series Up to 8 way 22GHz 20GHz 18GHz 16GHz GHz 840 Clock Model DL145 AMD Opteron 200 Series 2 way 22GHz 20GHz 18GHz 16GHz GHz 240 Clock Model AMD Opteron 100 Series 1 way 22GHz 20GHz 18GHz 16GHz GHz 140 HP Restricted 59 x86 Extensions 10 Neue Instruktionen Instruction AMD Intel Notes CDQE Supported Supported New mnemonic for existing opcode CMPSQ Supported Supported New mnemonic for existing opcode LODSQ Supported Supported New mnemonic for existing opcode MOVSQ Supported Supported New mnemonic for existing opcode STOSQ Supported Supported New mnemonic for existing opcode MOVZX Supported Supported 64-bit version of existing instruction SYSCALL Supported in all modes 64-bit mode only New for Intel in 64bit mode only SYSRET Supported in all modes 64-bit mode only New for Intel in 64bit mode only CMPXCHG16B Not supported Supported 8-byte only version in AMD64 SWAPGS Supported Supported New Unterschiede bei der 64-bit Extensions Implementierung werden von den Compilern und OS s transparent für die Nutzer abgefangen verschiedene Plattformen - nur ein Binary HP Restricted 60 wwwdecusde 30

31 Operating System Modes Native 64-bit mode Compatibility mode Legacy mode User Kernel Application Operating system 32-bit 32-bit 32-bit Thunking Layer 64-bit 64-bit 64-bit Drivers 32-bit 64-bit 64-bit HP Restricted 61 Itanium: long instruction word 128-bit bundle 127 Load Instruction Load Instruction Instruction3 0 Template Load Instruction Load Instruction Instruction 6 Template Instruction 7 Instruction 8 Instruction 1 Template Itanium2 und und künftige Prozessoren erlauben 4 loads/cycle wwwdecusde 31

32 Vorteile einer Intel Itanium Architektur: Itanium s USP: Huge memory address spaces 60% shorter memory pipeline Latency avoidance Instruction predication Data and control speculation Mature 64-way SMP implementations Machine Check Architecture Ring and buffer overflow protection Protected data paths Business--critical eco-system: ISVs, storage, mature operating systems für business critical computing Kundennutzen: Significantly better performance and scalability for demanding and unpredictable commercial applications: OLTP, database query (TPC-H), sorting Optimal performance in complex technical applications: Data transforms (FFT), FEA, MCAE, voice recognition Scalable, mission-critical, self-healing systems Relative performance Best x86 SAP SD 4p TPC-C 4p Best TPC-C Itanium HP Restricted 63 x86 Extensions primär für den x86 Markt x86 Segment Itanium (EPIC) und RISC Segmente x86 und Itanium für verschiedene Markt Segmente Volume Server WW Revenue x86 Ext 1% RISC 13% EPIC 1% Mid-Range Server WW Revenue CISC 40% EPIC 23% x86 127% x86 2% RISC 809% x86 85% mostly SPARC High-End Server WW Revenue CISC 51% RISC 47% EPIC 01% Source: IDC Quarterly Server Tracker 3Q03 HP Restricted 64 wwwdecusde 32