Prozesse, CPU Umschalten, Dispatching und Scheduling

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1 Prozesse, CPU Umschalten, Dispatching und Scheduling Aktive Elemente SS2001 Prof. H. D. Clausen - unisal 1 Prozesse Prozess - Programm in Ausführung sequentielle Programmausführung quasi-simultane Abwicklung Pseudo-Parallelismus Multiprogramming echtes Multiprocessing - mehrere Prozessoren SS2001 Prof. H. D. Clausen - unisal 2 Prof. H. D. Clausen 1

2 Prozess Ablaufendes, in Ausführung befindliches Programm hat Zustand beschrieben durch einen Zustandsvektor genannt context block, process table entry... enthält 2 wesentliche Komponenten: Hardware Zustand Software Zustand SS2001 Prof. H. D. Clausen - unisal 3 Prozesszustände und Übergänge nicht-exist. nicht-exist. create blockiert complete (event) block terminate bereit schedule/ dispatch aktiv SS2001 Prof. H. D. Clausen - unisal 4 Prof. H. D. Clausen 2

3 Prozess-Zustände new der Prozess wurde angelegt (created) running Instruktionen werden ausgeführt, dem Prozess wurde die CPU zugeteilt blocked der Prozess wartet auf ein Ereignis (Beedigung der E/A) oder ein Signal ready der Prozess is rechenwillig und wartet auf die Zuteilung der CPU (swapped) der Prozess wurde ausgelagert SS2001 Prof. H. D. Clausen - unisal 5 Prozessleitblock Prozesstabelle Process Control Block (PCB) Pointer Prozess Zustand Prozess Nummer Programmzähler Register Speicherzuteilung geöffnete Dateien. SS2001 Prof. H. D. Clausen - unisal 6 Prof. H. D. Clausen 3

4 Attribute des PCB process state - Prozesszustand (einer der genannten) program counter - Adresse des nächsten Befehls CPU register - Inhalt der diversen Arbeitsregister wie Accumulator, Index Register, Stack Pointer, allgemeiner Register (general purpose), condition-code Register etc. CPU scheduling information - diverse Parameterwerte wie Priorität, verbrauchte Ressourcen, Poiner auf Scheduling Warteschlangen memory management information - für die Speicherzuteilung und - verwaltung nötige Parameter wie Basis und Limitregister, Seitentabellen, Segment Descriptoren etc. I/O status information - Liste der diesem Prozess zugeteilten Geräte und Dateien, offene Files und Status der I/O Operation accounting information - verbrauchte CPU Zeit und Echtzeit, Speicherbelegung, I/O Aktivitäten, Benutzerinformation etc. SS2001 Prof. H. D. Clausen - unisal 7 running Parallel ablaufende Prozesse P 0 Betriebssystem P 1 Interrupt oder Systemaufruf Zustand in PCB 0 retten ready Zustand aus PCB 1 laden running Interrupt oder Systemaufruf Zustand in PCB 1 retten Zustand aus PCB 0 laden running context switching! SS2001 Prof. H. D. Clausen - unisal 8 Prof. H. D. Clausen 4

5 Zustandsübergänge new admit schedule dispatch terminated exit ready running event completion interrupt blocked block (wait for event) SS2001 Prof. H. D. Clausen - unisal 9 Zustände und Übergänge bei UNIX non-exist. non-exist. create idle signal blocked wait for event terminate zombi ready schedule/dispatch active continue stopped wait for parent SS2001 Prof. H. D. Clausen - unisal 10 Prof. H. D. Clausen 5

6 UNIX Prozesszustände running (SRUN) - aktiver Prozess blocked (SSLEEP) - wartender Prozess (Ereignis, Signal) ready (SWAIT) - auf die CPU wartender Prozess (Scheduler) stopped (SSTOP) - auf den Elternprozess wartend idle (SIDL) - Zwischenzustand zombi (SZOMB) - Zwischenzustand SS2001 Prof. H. D. Clausen - unisal 11 Einsatzplanung - Long Term Scheduling job queue swap-out CPU short time scheduling swap-in EXEC mid term scheduling ausgelagerte Prozesse SS2001 Prof. H. D. Clausen - unisal 12 Prof. H. D. Clausen 6

7 Scheduling Einsatzplanung -scheduling im engeren Sinne: Vergabe des Prozessors (CPU) an die einzelnen rechenwilligen Prozesse im weiteren Sinne: Zuteilung von Speicherbereichen und Vergabe der I/O Prozessoren 3 Zyklen sind zu unterscheiden 1. Langzeitplanung (long term) - job scheduling 2. Mittelfristige Planung (mid term) - task scheduling, swapping 3. Kurzzeitplanung (short term) - process scheduling, CPU scheduling SS2001 Prof. H. D. Clausen - unisal 13 Prozessverwaltung Einsatzplanung - Scheduling Prozesssynchronisation Interprozess-Kommunikation Verklemmungen - Deadlocks SS2001 Prof. H. D. Clausen - unisal 14 Prof. H. D. Clausen 7

8 Prozesstabelle Zustandsinformation über den Prozess und die ihm zugeteilten Ressourcen: Prozess Information Speicher Information File Information Zustandsvektor Prozess-Leitblock - Process Control Block = PCB SS2001 Prof. H. D. Clausen - unisal 15 Prozess Informationen Registerinhalte Programmzähler Programm-Statuswort Prozess-ID Stack Pointer Prozess Zustand Startzeit CPU-Zeit Timeout Message Queue-Pointer Ausstehende Signale Verschiedene Flags SS2001 Prof. H. D. Clausen - unisal 16 Prof. H. D. Clausen 8

9 Speicher Informationen Pointer auf Textsegment Pointer auf Datensegment Pointer auf bss Segment Exit Status Signal Status Elternprozess Prozessgruppe diverse Flag Bits Bitmap für Signale... SS2001 Prof. H. D. Clausen - unisal 17 File Informationen Root Directory Working Directory File Descriptoren System-Call Parameter Schutzbits Effectife UID Effective GID diverse Flag Bits... SS2001 Prof. H. D. Clausen - unisal 18 Prof. H. D. Clausen 9

10 Interrupt Mechanismus IR := Mp[PC] IF (FC == JpClass): yes no PC := Operand Execute (IR); PC := PC+1 Interrupt save PC; PC := i-loc SS2001 Prof. H. D. Clausen - unisal 19 Unterbrechungen - Interrupts Externe oder Asynchrone Interrupts: werden ausgelöst von externen Geräten können zu jedem beliebigen Zeitpunkt auftreten (asynchron) melden Ereignisse an den externen (peripheren) Geräten fordern Eingreifen der CPU an Synchrone oder Software Interrupts: werden durch bestimmte Instruktionen ausgelöst erfolgen unter Kontrolle der CPU (synchron) melden Ereignisse die von Prozessen ausgelöst werden übergeben die Kontrolle wieder an den Dispatcher Prozess SS2001 Prof. H. D. Clausen - unisal 20 Prof. H. D. Clausen 10

11 PIC IR0 IR1 IR2 IR3 IR4 IR5 IR6 IR7 INTR Der Programmable Interrupt Controller (PIC) Intel 8259 wählt nach einem Prioritätenschema einen der anliegenden Interrupts aus und sendet einen INTR Signal an den Microprocessor SS2001 Prof. H. D. Clausen - unisal 21 PIC - INTR Durch Ausführen eines CLI Befehls werden weiter Interrupts blockiert. INTR Jetzt können kritische Instruktionen ohne weitere Unterbrechungen ausgeführt werden. Das INTR Signal wird auch als maskable interrupt request line bezeichnet. Durch Ausführen eines STI Befehls werden weitere Interrupts wieder ermöglicht. SS2001 Prof. H. D. Clausen - unisal 22 Prof. H. D. Clausen 11

12 Interrupts System call: program executed a syscall Timer: timer register went from 1 to 0 a non-zero timer counts down every microsecond Disk: a disk operation completed Program error ip=0: undefined instruction ip=1: illegal instruction in user mode ip=2: logical address >= bound register Asynchron: kann jederzeit auftreten üblicherweise von äusseren Ereignissen ausgelöst (e.g. Power-fail) Synchron: wird von Programm/Prozess ausgelöst (e.g. Einleiten eines Systemaufrufs) SS2001 Prof. H. D. Clausen - unisal 23 Umschalten der CPU zwischen Prozessen Process A Interrupt Handler INT save context process interrupt RTI restore context Umschalten der CPU SS2001 Prof. H. D. Clausen - unisal 24 Prof. H. D. Clausen 12

13 Interrupt Verarbeitung Einzelschritte bei der Behandlung eines Interrupts: Programmstatuswort psw wird in ipsw, abgelegt und dann wird psw auf 0 gesetzt Interrupt parameter in das ip Register übernehmen ia in iia retten neuen Wert aus dem Interruptvector übernehmen (die Interrupt Nummer bestimmt die Distanz [Offset]) bestimmte Interrupts (z.b. timer and disk) können maskiert werden, d.h. temporär unwirksam erklärt und für spätere Behandlung aufgehoben werden (nur endlich lange!!) SS2001 Prof. H. D. Clausen - unisal 25 Interrupt Service Routine - ISR - 2 Interrupt_control: BEGIN Set Interrupt Lockout save status of interrupted program; service interrupting unit; reset Interrupt_flag; Enable Interrupts END process interrupt; restore status and continue; SS2001 Prof. H. D. Clausen - unisal 26 Prof. H. D. Clausen 13

14 Interrupt Behandlung Unmittelbar nach Anspringen der ISR müssen alle Register, deren Inhalt durch die ISR verändert werden durch PUSH Instruktionen auf dem Stack gerettet werden anschliessend wird durch eine EOI Instruktion an den Interrupt Controller die Sperre weiterer Interrupts aufgehoben nach Behandlung des Interrupts wird durch eine Folge von POP Instruktionen der Registerzustand wiederhergestellt durch Ausführen einer IRET Instruktion werden die drei Registerinhalte für die Flag, CS und IP Register wiederhergestellt anschliessend wird das unterbrochene Programm an der korrekten Stelle fortgesetzt. SS2001 Prof. H. D. Clausen - unisal 27 Beispiele Externe Interrupts: Disk controler: Beendigung des Lesens Drucker: Ausdrucken einer Zeile Tastatur: Eingabe eines Zeichens Uhr: clock Überlauf Fehler (Stromausfall) Interne Interrupts Systemaufruf (system call) Prozess-Wechsel Instruktion Fehlersituation (Schutzverletzung) SS2001 Prof. H. D. Clausen - unisal 28 Prof. H. D. Clausen 14

15 Interrupt Service Routine - ISR 0 B1 0 B2 B3 ISR JP nn vector Bn nn B1 B2 B3 ISR Bn direkte ISR indirekte ISR SS2001 Prof. H. D. Clausen - unisal 29 ISR Bei Auftritt eines Interrupts wird auf eine Interrupt Service Routine (ISR) verzweigt. Diese Interrupt Service Routine übernimmt die Erledigung des angeforderten Dienstes. Jedem Gerät bzw. Gerätetyp muss eine eigene ISR zugeordent sein oder eine eineindeutige Zuordnung zwischen dem anfordernden Gerät und einer Behandlungsroutine möglich sein. Nach Beendigung der ISR kehrt die Kontrolle wieder an das unterbrochene Programm zurück - eventuell unter Einschaltung des Dispatchers. SS2001 Prof. H. D. Clausen - unisal 30 Prof. H. D. Clausen 15

16 Interrupt Table 003FF 003FB 0000B Entry 255 Entry 2 Entry 1 Entry 0 Die Interrupt Table besteht aus 256 Einträgen zu je 4 Bytes, die folgende Informationen enthalten: POST Routine ISR für Standard Geräte BIOS Routinen für Standard Geräte Der jeweilige Tabelleneintrag enthält die Startadresse der zugeordneten Routine. SS2001 Prof. H. D. Clausen - unisal 31 Interrupt Table Nach dem Erkennen des INTR Signals erhält die CPU vom PCI einen 8-bit interrupt vector bzw interrupt table entry number dieser Wert wird mit 4 multipliziert und dies ist die zugeordnete Speicheradresse an dieser Speicheradresse ist die Einsprungadresse der zugeordenten Interrupt Service Routine zu finden unmittelbar bevor diese Routine angesprungen wird, wird das Flag Register der CS Segment Pointer, und der IP Befehlszähler auf dem Stack abgelegt. SS2001 Prof. H. D. Clausen - unisal 32 Prof. H. D. Clausen 16

17 interrupt Beispiel: PC I/O Interrupt System Generate two Interrupt Ack bus cycles to request Interrupt Table entry number Execute the Interrupt Service Routine Read entry number and index into Interrupt Table; read entry as new CS:IP value write EOI command to Interrupt Controller to turn off the request Push Flag, CS and IP registers onto stack and disable interrupt recognition Execute IRET instruction to Ipop original CS:IP and Flag contents off the stack Move new CS and IP values into their registers and Jump to the ISR Continue interrupted program SS2001 Prof. H. D. Clausen - unisal 33 Context Switch - Kontextwechsel Wenn die CPU von einem Prozess auf einen anderen umschaltet, muss das System den Zustand des einen Prozesses retten und den des anderen Prozesses rekonstruieren. Die Umschaltzeit für den Kontextwechsel ist Overhead da das System in der Zwischenzeit keine nutzvolle Arbeit verrichten kann. Die Umschaltzeit für den Kontext-Switch hängt von der Hardware und den bereitgestellten Hardwarefunktionen ab (ExchangeJump, Registerfiles, etc.) SS2001 Prof. H. D. Clausen - unisal 34 Prof. H. D. Clausen 17

18 Umschalten der CPU zwischen Prozessen Process A Interrupt Handler Process B INT save context load context SVC SVC exchange context INT Umschalten der CPU zwischen Prozessen SS2001 Prof. H. D. Clausen - unisal 35 Zeitlich verschränkter Ablauf von zwei Prozessen auf einem Prozessor Zeit Prozess 1 Prozess 2 Serielle Verarbeitung Zeit p r o c e s s 1 p r o c e s s 2 verschränkte Verarbeitung SS2001 Prof. H. D. Clausen - unisal 36 Prof. H. D. Clausen 18

19 Einsatzplanung - Scheduling Aufgabenstellung - allgemein: mehrere Prozesse benötigen gleichzeitig Zugriff auf bestimmte Betriebsmittel (z.b. CPU, I/O); dies erfordert eine Entscheidung, welcher Prozess das Betriebsmittel erhalten soll; und anschliessend die Zuteilung des Betriebsmittels. Der Entscheidungsvorgang wird Scheduling genannt, der Prozess ist der Scheduler, der Einsatzplan (Fahrplan) wird als Schedule bezeichnet. Der Umschaltvorgang wird im weiteren Sinne Dispatching genannt, der Prozess ist der Dispatcher; er teilt das Betriebsmittel anhand des Einsatzplanes zu; im engeren Sinne ist Dispatching das Umschalten der CPU von einem Prozess zu einem anderen. SS2001 Prof. H. D. Clausen - unisal 37 Prozessaktivitäten compute read from file CPU Zyklus (burst) wait for I/O I/O Zyklus (burst) compute read from file wait for I/O compute read from file CPU Zyklus (burst) I/O Zyklus (burst) CPU Zyklus (burst) wait for I/O I/O Zyklus (burst) SS2001 Prof. H. D. Clausen - unisal 38 Prof. H. D. Clausen 19

20 Histogramm der CPU Aktivitäten CPU burst Häufigkeit Burst Länge (msec) SS2001 Prof. H. D. Clausen - unisal 39 Entscheidungspunkte (scheduling points) Scheduling Points 1: running - waiting 2: running - ready 3: waiting-ready 4: termination Zwei unterschiedliche Strategien: Non-preemptive Scheduling Scheduling nur im Fall 1 und 4 Preemptive Scheduling auch in den Fällen 2 und 3, wird durch Timer Interrupts unterstützt < SS2001 Prof. H. D. Clausen - unisal 40 Prof. H. D. Clausen 20

21 Scheduling - Betrachtungsebenen 1&2 1. Allgemeine Zielvorgaben: erwünschtes Systemverhalten, zu optimierende Systemparameter (z.b. CPU Auslastung) Batch: - hoher Durchsatz Timesharing: - kurze Antwortzeit im Dialog Realtime: - garantierte Abarbeitungszeit innerhalb einer vorgegebenen Zeitspanne (Echtzeit) 2. Strategien: Konkretisierung der allgemeinen Vorgaben durch Festlegung von Strategien Bedingung für die Zuteilung des Betriebsmittels Einbeziehung von Systemprozessen oder Beschränkung auf Benutzerprozesse Begrenzung der kritischen Interruptverarbeitung (lockout) Zeitanteil der Systemprozesse SS2001 Prof. H. D. Clausen - unisal 41 Scheduling - Betrachtungsebenen 3&4 3. Algorithmen: - Realisierung einer Strategie durch die Auswahl eines Algorithmus zur Vergabe des Betriebsmittels; dadurch wird meist auch die Datenstruktur bestimmt. 4. Implementierung: - die Programmierung des ausgewählten Algorithmus und der durch ihn festgelegten Datenstrukturen. CPU-Scheduling: deterministisches Scheduling: Ausführungszeiten sind bekannt und gestatten die zeitliche Vorgabe der Ausführungszyklen probabilistisches Scheduling: nur Erwartungswerte bzw. statistisceh Verteilung der Rechenzeiten sind bekannt; daher können nur wahrscheinliche Vorgaben bestimmt werden. < SS2001 Prof. H. D. Clausen - unisal 42 Prof. H. D. Clausen 21

22 Zielaspekte und Zielkonflikte CPU Auslastung: hohe Effizienz ~100% Durchsatz: throughput [Jobs/Zeit] möglichst hoch Fairness: Jobs einer Prioritätsstufe sollten möglichst gleichmässig die Betriebsmittel zugeteilt bekommen Ausführungszeit (turnaround time): Zeit vom Jobbeginn bis zur Beendigung, enthält alle Wartezeiten in den Warteschlangen plus die Bedienzeit, sollte minimal sein Antwortzeit: (response time) - bei interaktiven Systemen die Zeitspanne bis zur Reaktion des Systems nach einer Eingabe (Transaktion) - sollte möglichst kurz sein Wartezeit: speziell die Wartezeit in der ready Queue sollte möglichst kurz sein, vor allem bei interaktiven Systemen < SS2001 Prof. H. D. Clausen - unisal 43 Rechnerkernvergabe - Non-preemptive Scheduling compute read from file wait for I/O compute read from file CPU Zyklus (burst) Scheduling Point I/O Zyklus (burst) Scheduling Point CPU Zyklus (burst) Scheduling Point wait for I/O I/O Zyklus (burst) SS2001 Prof. H. D. Clausen - unisal 44 Prof. H. D. Clausen 22

23 CPU und I/O Aktivitäten Aktivität CPU CPU Interrupt Handshake, Startup Interrupt Signalisierung, Restart I/O I/O 100,000 x Zeit t SS2001 Prof. H. D. Clausen - unisal 45 Überlappung bei Multiprogramming bzw. Multitasking Aktivität CPU CPU Prozess 1 Interrupt Prozess 2 Interrupt Prozess 1 I/O I/O Prozess 1 Zeit t SS2001 Prof. H. D. Clausen - unisal 46 Prof. H. D. Clausen 23

24 E/A und CPU Überlappung aktiv READY 1 CPU inaktiv idle 1 1 aktiv Command READY Interrupt I/Oinaktiv idle SS2001 Prof. H. D. Clausen - unisal 47 Rechnerkernvergabe - Preemptive Scheduling wait for I/O I/O Zyklus (burst) Scheduling Point compute Entzug der CPU read from file CPU Zyklus (burst) Scheduling Point Scheduling Point wait for I/O I/O Zyklus (burst) SS2001 Prof. H. D. Clausen - unisal 48 Prof. H. D. Clausen 24

25 Prozess-Struktur Prozesse n Sequentielle Prozesse Scheduler Interrupt Behandlung, Dispatching, Scheduling SS2001 Prof. H. D. Clausen - unisal 49 Context Switch - Kontextwechsel Wenn die CPU von einem Prozess auf einen anderen umschaltet, muss das System den Zustand des einen Prozesses retten und den des anderen Prozesses rekonstruieren. Die Umschaltzeit für den Kontextwechsel ist Overhead da das System in der Zwischenzeit keine nutzvolle Arbeit verrichten kann. Die Umschaltzeit für den Kontext-Switch hängt von der Hardware und den bereitgestellten Hardwarefunktionen ab (ExchangeJump, Registerfiles, etc.) SS2001 Prof. H. D. Clausen - unisal 50 Prof. H. D. Clausen 25

26 Multiprogramming Ein Programmzähler Vier Programmzähler A B C A B C D A B C D A B C D Reales Multiprogramming Konzeptuelles Multiprocessing Zeitlicher Ablauf - nur jeweils ein aktiver Prozess SS2001 Prof. H. D. Clausen - unisal 51 Multiprocessing (Dualprozessor) Zwei Programmzähler Vier Programmzähler A B A B C D C D C D CPU_2 C D Reales Multiprocessing Konzeptuelles Multiprocessing A B A B CPU_1 Zeitlicher Ablauf - nur jeweils zwei aktive Prozesse SS2001 Prof. H. D. Clausen - unisal 52 Prof. H. D. Clausen 26

27 Schutzmechanismen Benutzerjob_n Benutzerjob_2 Benutzerjob_1 Betriebssystem < Limitregister >= Basisregister User Mode Kernel Privilegierte Mode Instruktionen privilegierte Instruktionen SS2001 Prof. H. D. Clausen - unisal 53 Prozessverwaltung Raum, Zeit Prozessor, Speicher SS2001 Prof. H. D. Clausen - unisal 54 Prof. H. D. Clausen 27

28 Prozessverwaltung Einsatzplanung - Scheduling Prozesssynchronisation Interprozess-Kommunikation Verklemmungen - Deadlocks SS2001 Prof. H. D. Clausen - unisal 55 Einsatzplanung - Scheduling Aufgabenstellung: mehrere Prozesse benötigen gleichzeitig Zugriff auf bestimmte Betriebsmittel (z.b. CPU, I/O); dies erfordert eine Entscheidung, welcher Prozess das Betriebsmittel erhalten soll; und anschliessend die Zuteilung des Betriebsmittels. Der Entscheidungsvorgang wird Scheduling genannt, der Prozess ist der Scheduler, der Einsatzplan (Fahrplan) wird als Schedule bezeichnet. Der Umschaltvorgang wird Dispatching genannt, der Prozess ist der Dispatcher; er teilt das Betriebs-mittel anhand des Einsatzplanes zu. SS2001 Prof. H. D. Clausen - unisal 56 Prof. H. D. Clausen 28

29 Scheduling - Betrachtungsebenen 1&2 1. Allgemeine Zielvorgaben: erwünschtes Systemverhalten, zu optimierende Systemparameter (z.b. CPU Auslastung) Batch: - hoher Durchsatz Timesharing: - kurze Antwortzeit im Dialog Realtime: - garantierte Abarbeitungszeit innerhalb einer vorgegebenen Zeitspanne (Echtzeit) 2. Strategien: Konkretisierung der allgemeinen Vorgaben durch Festlegung von Strategien Bedingung für die Zuteilung des Betriebsmittels Einbeziehung von Systemprozessen oder Beschränkung auf Benutzerprozesse Begrenzung der kritischen Interruptverarbeitung (lockout) Zeitanteil der Systemprozesse SS2001 Prof. H. D. Clausen - unisal 57 Scheduling - Betrachtungsebenen 3&4 3. Algorithmen: - Realisierung einer Strategie durch die Auswahl eines Algorithmus zur Vergabe des Betriebsmittels; dadurch wird meist auch die Datenstruktur bestimmt. 4. Implementierung: - die Programmierung des ausgewählten Algorithmus und der durch ihn festgelegten Datenstrukturen. CPU-Scheduling: deterministisches Scheduling: Ausführungszeiten sind bekannt und gestatten die zeitliche Vorgabe der Ausführungszyklen probabilistisches Scheduling: nur Erwartungswerte bzw. statistisceh Verteilung der Rechenzeiten sind bekannt; daher können nur wahrscheinliche Vorgaben bestimmt werden. < SS2001 Prof. H. D. Clausen - unisal 58 Prof. H. D. Clausen 29

30 Zielaspekte und Zielkonflikte CPU Auslastung: hohe Effizienz ~100% Durchsatz: throughput [Jobs/Zeit] möglichst hoch Fairness: Jobs einer Prioritätsstufe sollten möglichst gleichmässig die Betriebsmittel zugeteilt bekommen Ausführungszeit (turnaround time): Zeit vom Jobbeginn bis zur Beendigung, enthält alle Wartezeiten in den Warteschlangen plus die Bedienzeit, sollte minimal sein Antwortzeit: (response time) - bei interaktiven Systemen die Zeitspanne bis zur Reaktion des Systems nach einer Eingabe (Transaktion) - sollte möglichst kurz sein Wartezeit: speziell die Wartezeit in der ready Queue sollte möglichst kurz sein, vor allem bei interaktiven Systemen < SS2001 Prof. H. D. Clausen - unisal 59 Preemption to preempt - zuvorkommen bzw.entziehen preemption - Vor(kaufs)recht, Entzug Generelle Unterteilung der Scheduling Verfahren: non-preemptive: ein einmal gestarteter Prozess läuft bis zum Ende des Zyklus durch; preemtive: Prozesse können an beliebiger Stelle unterbrochen werden; sie werden dann später an dieser Stelle fortgesetzt Gantt Diagramm: Darstellung der Zuordnung von CPU zu Prozess p i CPU p i p j p k p j p k SS2001 Prof. H. D. Clausen - unisal 60 t Prof. H. D. Clausen 30

31 Non-premptive Scheduling - FCFS First Come - First Served (FCFS): eine der einfachsten Strategien - Aufträge (Prozesse) werden in der Reihenfolge ihres Eintreffens gereiht. Prozess Zykluszeit p 1 24 p 2 3 p p 1 Reihenfolge p 1,p 2,p 3 - mittlere Wartezeit = 17 msec 24 p 2 p p 2 p 3 p Reihenfolge p 2,p 3, p 1 - mittlere Wartezeit = 3 msec SS2001 Prof. H. D. Clausen - unisal 61 Non-premptive Scheduling - SJF Shortest Job First: der Prozess mit der kürzesten Zykluszeit erhält die CPU; bevorzugt somit kurze Prozesse gegenüber rechenintensiven. Prozess Zykluszeit p 1 6 p 2 p p 4 3 p 4 p 1 p 3 p mittlere Wartezeit = 7 msec SJF minimiert zwar die mittlere Wartezeit, kann aber zum Verhungern (starvation) einzelner Jobs führen. Abschätzen der Zykluszeit: T [n+1] := a * t [n] + (1 - a) * T[n] ; 0 < a < 1 SS2001 Prof. H. D. Clausen - unisal 62 Prof. H. D. Clausen 31

32 Non-premptive Scheduling - HRN Highest Response Ratio Next: der Prozess mit der größten Verhältnis von Antwortzeit / Bedienzeit erhält die CPU; bevorzugt werden dadurch I/O intensive Prozesse gegenüber rechenintensiven; verhindert somit auch das Verhungern von einzelnen Prozessen. SS2001 Prof. H. D. Clausen - unisal 63 Non-premptive Priority Scheduling jeder Prozess erhält eine Priorität zugeordnet: der Prozess mit der höchsten Priorität erhält die CPU; neu hinzukommende Prozesse werden nach ihrer Priorität in die Warteschlange eingereiht; Prozesse gleicher Priorität werden nach einer anderen Strategie, z.b. FCFS behandelt; die Priorität kann dynamisch verändert werden und dadurch das Verhungern vermeiden. SS2001 Prof. H. D. Clausen - unisal 64 Prof. H. D. Clausen 32

33 Adaptive Prozessorzuteilung Eine dynamische Anpassung von Parametern wie Ausführungszeit oder Bedienzeit kann z.b. durch gewichtete Mittelwertbildung erreicht werden: T[n]... gewichteter Mittelwert, t[n]... Messwert; 0 < a < 1 Glättungsparameter T n+1 := (1 - a) * T n + a * t n ; T 0 := T 0 T 1 := (1 - a) * T 0 + a * t 1 T 2 := (1 - a) 2 * T 0 + (1 - a) * a * T 1 + t 2 T n := (1 - a) n *T 0 + (1 - a) n-1 *a*t (1 - a) n-i *a*t i a*t n Exponentielles Altern des Beitrags früherer Messwerte SS2001 Prof. H. D. Clausen - unisal 65 Preemptive Scheduling Betriebsmittelzuteilung (Rechnerkern - CPU) erfolgt in Quanten ; hat ein Prozess sein ihm zugewiesenes Quantum verbraucht, wird ihm die CPU entzogen (preemption); rechenwilige Prozesse (bereit - ready) werden in eine Warteschlange eingereiht und vom Dispatcher gestartet; nach Ablauf des zugewisenen Quantums (Zeitscheibe) unterbricht der Dispatcher den laufenden Prozess und startet den nächstfolgenden; der unterbrochene Prozess wird vom Scheduler erneut in die Warteschlange eingeordnet, wobei eine bestimmte Scheduling Strategie zur Anwendung kommt. < SS2001 Prof. H. D. Clausen - unisal 66 Prof. H. D. Clausen 33

34 Scheduler Modell Prozesse Aufträge (requests) λ Warteschlange (queue) N T Prozessor (server) CPU µ Little s Law: N = λ * T Scheduler Dispatcher λ ρ = µ Last [ ] SS2001 Prof. H. D. Clausen - unisal 67 Bediensysteme - einfache Modelle queues suck *)! M/M/1 System N bzw. T *) to be disgusting or extremely reprehensible; be of wretched quality ,05 0,1 0,15 0,2 0,25 0,3 0,35 0,4 0,45 0,5 0,55 0,6 0,65 0,7 0,75 0,8 0,85 0,9 0,95 N T Last SS2001 Prof. H. D. Clausen - unisal 68 Prof. H. D. Clausen 34

35 Scheduling Strategien Das Einreihen eines unterbrochenen Prozesses kann nach unterschiedlichen Strategien erfolgen: Round Robin (RR) Dynamic Priority Round Robin (DPRR) Shortest Remaining Time first Multi-Level Queues Multi-Level Feedback Queues Round Robin with Multilevel Feedback Der Entzug der CPU kann gesteuert werden durch: Ablauf der zugeteilten Zeitscheibe höhere Priorität eines wartenden Prozesses SS2001 Prof. H. D. Clausen - unisal 69 Round Robin Scheduling Jeder Prozess erhält eine feste Zeitscheibe (time slice) zugeteilt und wird nach Ablauf unterbrochen unterbrochene Prozesse werden am Ende der Warteschlange wieder eingereiht (FCFS) Prozess Ankunftszeit Zykluszeit p p p Zeitscheibe: 4 msec p 1 p 2 p 3 p 1 p 1 p 1 p 1 p mittlere Wartezeit = 17/3 = 5,67 msec SS2001 Prof. H. D. Clausen - unisal 70 Prof. H. D. Clausen 35

36 Multiple Warteschlangen und Scheduler Neben dem Hauptprozessor des Rechnerkerns gibt es noch eine Reihe Prozessoren, für die ebenfalls ein Scheduling erforderlich ist, z.b. die I/O Kanäle, das Breitband Netz-Interface. CPU - Hauptprozessor DMA - E/A-prozessor 1 DMA - E/A-prozessor 2 DMA - Network Interface SS2001 Prof. H. D. Clausen - unisal 71 Multilevel Warteschlangen und Scheduler Häufig könen Prozesse zu Gruppen unterschiedlicher Charakteristik zusammengefasst werden, die jeweils für sich nach Prioritäten geordent werden Prio 0: Systemprozesse Prio 1: Interaktive Jobs CPU Prio 2: Batch Jobs Prio 3: CPU-intensive Jobs Prio 4: Hintergrundprozesse SS2001 Prof. H. D. Clausen - unisal 72 Prof. H. D. Clausen 36

37 Realtime Scheduling Echtzeitsysteme - real time systems: Einhaltung vorgegebener Zeitgrenzen soft Realtime - Zeitgrenzen sind möglichst einzuhalten, Überschreitung führt zu Degradation hard Realtime - Zeitgrenzen sind unbedingt einzuhalten - eine Verletzung führt zu Systemausfall Realtime Tasks (Prozesse) laufen in regelmäßigen Abständen immer wieder ab und sind sowohl von der Dauer als auch der Häufigkeit vorher abschätzbar Realtime Scheduler legen daher statisch einen bestimmten Einsatzplan (schedule) fest, der auch dynamisch die einhaltung der Zeitgrenzen garantiert. SS2001 Prof. H. D. Clausen - unisal 73 Realtime Scheduling Strategien Polled Loop: der Prozessor fragt in regelmässigen Abständen die externen Geräte ab und verarbeitet die anliegenden Signale Interrupt Steuerung: der Prozessor läuft in einer Warteschleife (idle loop) und wird beim Auslösen eines Interrupts auf den Bearbeitungsprozess umgesteuert; Problem: Häufung von Interrupts -> Konflikte Minimal Deadline first: der Prozes mit der geringsten Zeitschranke geht vor; Minimal Processing time first: der Prozess mit der geringsten Rechenzeitanforderung geht vor; Rate-Monotonic Scheduling: Prozesse mit hoher Priorität bekommen hohe Ausführungsraten, Prozesse mit niedriger Priorität geringe Ausführungsrate. SS2001 Prof. H. D. Clausen - unisal 74 Prof. H. D. Clausen 37

38 Ereignis Reaktionszeit und Latenzzeit Zeitrahmen Reaktionszeit Reaktion Interrupt Behandlung Dispatch Latency Konflikte Dispatch real-time processing Zeit t SS2001 Prof. H. D. Clausen - unisal 75 Scheduling bei Multiprozessorsystemen Für jedes Betriebsmittel (Prozessor) existiert ein eigener Scheduler; die Übergänge müssen koordiniert sein, da Abhängigkeiten zwischen den Prozessen bestehen die die Reihenfolge festlegen. CPU-1 CPU-2 E/A-Prozessor-1 E/A-Prozessor-2 SS2001 Prof. H. D. Clausen - unisal 76 Prof. H. D. Clausen 38

39 Prozessabhängigkeiten Abhängigkeiten können mit Hilfe von Präzedenzrelationen festgelegt werden. Betriebsmittel: X, Y, Z, Anforderungen: X i, Y j, Z k Präzedenzrelation: X i > Z k wird vor ausgeführt (irgendwann) direkte Präzedenz: X i > > Z k wird unmittelbar vor ausgeführt Beispiele: X 1 >> Y 1 >> Z 1 >> X 5 >> Y 3 >> X 6 Y 1 >> Y 4 >> Z 3 >> Y 3 X 2 >> X 3 >> Y 4 X 3 >> Z 2 >> Y 2 >> Y 3 X 4 >> Z 2 SS2001 Prof. H. D. Clausen - unisal 77 Präzedenzgraphen 3 5 Z 1 X X 1 Y 1 Y 4 Z 3 Y 3 X X 2 X 3 Z 2 Y 2 X 4 3 X 1 >> Y 1 >> Z 1 >> X 5 >> Y 3 >> X Y 1 >> Y 4 >> Z 3 >> Y 3 X 2 >> X 3 >> Y 4 X 3 >> Z 2 >> Y 2 >> Y 3 X 4 >> Z 2 SS2001 Prof. H. D. Clausen - unisal 78 Prof. H. D. Clausen 39

40 Gantt Diagramme X Y Z X 1 X 2 X 3 X 4 X 5 X 6 Y 1 Y 4 Z 1 Z3 Z2 Y 2 Y ein möglicher Schedule n unabhängige Prozesse mit Gewichten t i m Prozessoren T opt - optimale Gesamtausführungszeit T opt = max maxt 1 i n i, n 1 ti m i= 1 SS2001 Prof. H. D. Clausen - unisal 79 Optimales Scheduling Unterteilung in unabhängige Knotenmengen: {X 1, X 2 }, {Y 1, X 3, X 4 }, {Z 1, Y 4, Z 2 }, {X 5, Z 3, Y 2 }, {Y 3 }, {X 6 } Y 4 hängt ab von X 3 und von Y 1und somit auch {Z 1,Y 4,Z 2 } von {Y 1,X 3,X 4 Die Unterteilung in Knotenmengen ist nicht eindeutig festgelegt. Die N Untermengen werden als Stufen (levels) bezeichnet; die erste Stufe entspricht dem Eingangsknoten. Die oben gezeigte Zerteilung hat N=6 Stufen, wobei ie Stufe 1 von {X 1,X 2 } gebildet wird nd Stufe 6 von {X 6 }. SS2001 Prof. H. D. Clausen - unisal 80 Prof. H. D. Clausen 40

41 Earliest Scheduling Earliest Scheduling: sobald ein Prozessor frei wird, wird einer der wartenden Prozesse, beginnend mit der niedrigsten Stufe, zugewiesen. Alle noch freien Prozessoren werden mit Prozessen der Stufe 2 belegt -> etc. P 1 Y 1 Z 1 X 5 P 2 P 3 X 1 X2 X3 Y 4 Z 3 Y 3 X 6 X 4 Z 2 Y Länge des Schedule = 20 SS2001 Prof. H. D. Clausen - unisal 81 Latest Schedule Latest Scheduling: ein Prozess wird zum spätesten noch möglichen Zeitpunk ausgeführt; dazu wird die Stufenbezeichnung umgedreht: 1 -> N, N -> 1. Alle noch freien Prozessoren werden mit Prozessen der Stufe n bzw. n+1 belegt. P 1 X 1 Y 1 Z 1 X 5 Y 3 X 6 P 2 P 3 X 2 X 3 X 4 Y 4 Z 3 Z 2 Y Länge des Schedule = 22 SS2001 Prof. H. D. Clausen - unisal 82 Prof. H. D. Clausen 41

42 List Scheduling Alle Prozesse werden nach ihrer Priorität in einer zentralen Warteschlange eingereiht. Wird ein Prozessor frei, so wird der höchst-priore, lauffähige Prozess ausgeführt. Zur Erzielung eines möglichst guten Schedules ( optimal ) kann es günstig sein, Prozesse zu unterbrechen und die beiden Hälften auf unterschiedlichen Prozessoren abzuwickeln. P 1 P 2 X 1 X 2/2 X 2/1 X P 1 P 2 X 1 X 2 X SS2001 Prof. H. D. Clausen - unisal 83 Prof. H. D. Clausen 42