Field Programmable Gate Array (FPGA)

Transkript

1 Field Programmable Gate Array (FPGA) 1

2 FPGA Design Flow 2

3 1. Quartus II 11.0 Software Wichtige Komponenten & Tools 2. Nios II eclipse 3. Erstellen eines Beispielprojektes mit Quartus II 11.0 (VHDL) und Nios II eclipse (C) 3

4 Was ist Quartus II? Softwarepaket zum Erstellen von komplexen Projekten Optimieren und Debuggen Analyse und Synthese Quartus II Web Edition ist kostenlos a) Beschreiben von Hardware mittels a) VHDL-Code oder Verilog (Hardwarebeschreibungssprache) b) Blockschaltbilder (grafisch) c) endlichen Automaten (grafisch) b) c) 4

5 Beinhaltet Werkzeuge zur Implementierung eingebetteter Systeme in FPGAs z. B. der SoPC-Builder bzw. Qsys (neu) von Altera (System on a programmable Chip) Andere vom Hersteller zur Verfügung gestellte Funktionsblöcke: FIFOs, Prozessoren, serielle Schnittstellen, Ethernet-MAC-Layer, RAM- Controller, Parallel-IO, etc.. Softcore genannt liegen im Quellcode oder als Netzliste vor und sind in der Regel parametrisierbar Werden über Busse (Avalon-Bus) mit anderen Funktionseinheiten verbunden. 5

6 MegaWizard Plug-in Manager Einfaches implementieren von megafunctions Mit dem MegaWizard Plug-in Manger kann Intellectual Property (IP) einfach konfiguriert und integriert werden. 6

7 Qsys Tool zum konfigurieren einer Soft Core CPU (Nios II) in einer höheren Abstraktionsebene (System on a Programmable Chip SoPC) Skalierbare Soft Core CPU zusätzlich zur Logik schnellerer Prozessor und/oder mehr Funktionen = mehr Logikelemente

8 Pin Planner Zuordnen der Ein- und Ausgänge des Projektes an die I/O-Pins des FPGAs

9 Programmer Ermöglicht das Überspielen des kompilierten Projektes auf das FPGA (bis zum nächsten (power on) Reset)

10 .SDC-File (Timing constrains)

11 SignalTap II Logic Analyzer Ähnlich ModelSim bzw. einem Oszilloskop Triggern und Darstellen von Signalen im FPGA Verifikation und Debugging (benötigt internes RAM)

12 Design Entry the desired circuit is specified (by schematic diagram or hardware description language) Synthesis the entered design is synthesized into a circuit of the logic elements (LEs) Functional Simulation the synthesized circuit is tested to verify its functional correctness (no timing issues) Fitting the Fitter tool determines the placement of the LEs chooses routing wires in the chip to make the required connections between specific LEs Timing Analysis delays along the various paths in the fitted circuit are analyzed Timing Simulation the fitted circuit is tested to verify both its functional correctness and timing Programming and Configuration the designed circuit is implemented in a physical FPGA chip by programming the configuration switches that configure the LEs and establish the required wiring connections

13 Was ist Nios II? Nios ist der Produktname eines leistungsfähigen embedded Prozessors des Chipherstellers Altera Eine synthetische CPU die in ein FPGA implementiert wird Soft Core CPU Hardware Softcore-CPU im FPGA 32-bit Embedded-Prozessor Architektur Konfiguriert und generiert durch Qsys (SOPC-Builder) Software (Nios II Eclipse) Entwicklungsumgebung zum Erstellen von Software- Projekten für die generierte CPU Programmiersprache: C

14 Vorteile: Die Kombination aus Prozessor und FPGA ist wesentlich flexibler und skalierbarer als die traditionellen CPUs plus ASIC Möglichkeit einer optimalen Hardware/Software- Aufteilung Bestmögliche Ausgewogenheit zwischen Leistungsfähigkeit, Kosten und Verlustleistung Kein festgelegter Funktionsumfang (ASIC) Kein Risiko der Veraltung von Komponenten

15 Soft Core CPU Nios II: Sammlung von Programmanweisungen in Form von Dateien Legen in Hardwarebeschreibungssprache die Funktionen bis ins Detail fest Können von speziellen HDL-Compilern zu einer Schaltung übersetzt werden Die erstellte Konfiguration des Prozessors wird in einen FPGA eingeschrieben Verschiedene Konfigurationen von Nios II werden angeboten Unterschied in der Hardwarearchitektur Jedoch softwarekompatibel Möglichkeit zwischen einem schnelleren oder einem kompakteren Design zu wählen Möglichkeit den Prozessor mit weiteren Modulen zu konfigurieren, um die Leistungsfähigkeit für eine bestimmte Aufgabenstellung zu optimieren

16 Erstellen eines Nios II Systems in 3 Schritten Erstellen der Hardware mit gewünschtem Funktionsumfang (SOPC bzw. Qsys) Qsys Kompilation aller VHDL-Quellen zu einer FPGA Konfiguration (Quartus II) Quartus II Programmieren und kompilieren der Software (Nios II Eclipse) Nios II Eclipse

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19 Field Programmable Gate Array (FPGA) Complex Programmable Logic Devices (CPLD)

20 FPGA Design Flow

21 1. Einleitung 2. Grundlegende Strukturelemente 3. Syntax 4. Synthesefähiger VHDL-Code 5. Zusammenfassung und Beispiele 6. Simulation von VHDL-Code 7. ModelSim 8. Praktisches Beispiel mit ModelSim

22 Was ist VHDL? Very high speed integrated circuit Hardware Description Language (VHDL) ist eine Hardwarebeschreibungssprache, vergleichbar mit einer Programmiersprache, mit der es einfach möglich ist, komplizierte digitale Systeme zu beschreiben. VHDL ist durch den IEEE 1076 Standard von 1993 genormt. Beschreibt das gewünschte Verhalten einer Schaltung auf einer höheren Abstraktionsebene. (keine einzelne elektronische Bauteile) ermöglicht das schnelle Entwickeln großer und komplexer hohe Effizienz (zeitlich wie ökonomisch) Ein System kann simuliert, verifiziert und schließlich eine Konfiguration erstellt werden. Durch eine Konvertierung in einen geeigneten Bitstream kann das Programm auf FPGAs oder CPLDs geladen werden

23 Bibliotheken Aufbewahrungsort für kompilierte und wieder zu verwendende Pakete und Designeinheiten Enthalten Datentypen, Komponenten, Objekte <Bibliotheksname>.<Paketname>.<Element von Paket> Zu verwendende Bibliothek z.b.: library ieee Zu verwendende Pakete der Bibliothek z.b.: IEEE.std_logic_114.all

24 Entity Beschreibt die Schnittstellen eines VHDL-Funktionsblockes nach außen Anzahl, Bezeichnung und Typ der Anschlüsse (IN, OUT, INOUT, BUFFER) Signaldeklaration durch port-anweisung Kommunikation zwischen einzelnen Entitys aber auch zwischen einer Entity Architectures Konstantendeklaration über generic-anweisung (kann von höher Hierarchieebene überschrieben werden) Entspricht dem IC-Gehäuse

25 Architecture Beschreibt das Innenleben die Funktionalität Mindestens eine Architecture pro Entity Lokale Signal-, Konstanten und Typdeklarationen (nur für den vorliegenden Architekturrumpf gültig ) Nebenläufige Anweisungen innerhalb einer Architecture! Einzelne Architectures einer Entity sind ebenfalls nebenläufig! Entspricht dem Chip im Gehäuse der Funktion

26 Process Eine Architecture kann ein oder mehrere Process beinhalten Alle Process einer Architecture werden nebenläufig abgearbeitet! Kombinatorische und sequentielle (taktgesteuerte) Logik Sequentielle Abarbeitung innerhalb eines Process! Signale der sensitivity list starten die Bearbeitung des Process Signalzuweisung immer am Process-Ende!! (letzter geschriebener Wert) Erlaubt Verzweigungen und Schleifen (z.b.: if,case,for,while) Benutzung von Variable Gültigkeit nur innerhalb eines Process Werte werden sofort zugewiesen! Variable Signal Nutzung außerhalb

27 z.b.: FPGA

28 Nebenläufige Abarbeitung Sequentielle Abarbeitung Laufzeit der Signale (echte Hardware) Unterschiedlich schnelle Prozesse Synchronisation von unterschiedlichen process einer architecture Synchronisation von unterschiedlichen Entitys o (Anzahl der Taktzyklen) z.b.: FPGA

29 Datentypen: bit: kann nur logische Werte '1' und '0' annehmen bit_vector (n downto 0) bzw. bit_vector (0 to n) : Vektor aus n +1 Binärwerten std_logic : Erweiterung des Typs bit um sieben zusätzliche Signalwerte: 'U' : nicht initialisiert (z.b. zum Zeitpunkt des Einschaltens) 'X' : unbekannt 'Z' : hochohmig (z.b. bei ungetriebenem Ausgang eines Tri-State Buffers) 'L' : schwache logische Null 'H' : schwache logische Eins 'W' : schwach zwischen Null und Eins ' ' : don't care (für Logiksynthese) std_logic_vector (n downto 0): Vektor aus n +1 Werten des Typs std_logic integer : vorzeichenbehaftete ganze 32-Bit Zahl integer range 0 to 15: vorzeichenlos, Zahlen von 0 bis 15 (4 Bit) Package std_logic_1164 wird benötigt!

30 Interpretation von Vektoren: je nach Bibliothek / Dekleration unsigned: 1011 = 11 signed: 1011 = -5 Zweierkomplement

31 Zuweisungen Integer Variable : A :=3; Signal : A <=3; std_logic_vector (4Bit Vektor, signal) AV(3) <= '1'; AV <= "0101"; AV <= "01" & "01"; AV <= ('0','1','0','1'); AV <= ('1', others => '0'); hexadezimal (vorangestelltes x, x A2 ) oktal (vorangestelltes o) Allgemeines Kommentare beginnen mit: -- Groß-/Kleinschreibung wird ignoriert Namen und Bezeichner müssen mit einem Buchstaben beginnen Nachfolgend sind Zahlen und Unterstriche erlaubt VHDL-Anweisungen werden mit einem Semikolon abgeschlossen

32 Boolsche Operatoren not Negation S <= not A; and UND-Verknüpfung S <= A and B; nand NAND-Verknüpfung S <= A nand B; or ODER-Verknüpfung S <= A or B; nor NOR-Verknüpfung S <= A nor B; xor Exklusiv-ODER-Verknüpfung S <= A xor B; xnor Aquivalenz S <= A xnor B; Arithmetische Operatoren + Addition Y <= A + B - Subtraktion Y <= A - B abs Absolutwertbildung Y <= abs(a) * Multiplikation Y <= A * B / Division Y <= A / B (Logikelemente!) Vergleichs Operatoren: <, <=, >, >=, =, /=

33 Bestimmte Konstrukte können simuliert werden, lassen sich aber nicht für eine reale Hardware übersetzten Was aus dem breiten Spektrum an funktionalem VHDL-Code tatsächlich synthesefähiger VHDL-Code ist, bestimmt primär das zur VHDL- Synthese gewählte Übersetzungsprogramm (Compiler / Synthesetool), z.b. Quartus II Funktionaler, nicht synthesefähiger Code wird vor allem im Bereich der Simulation zur Erstellung sogenannter Testbenches eingesetzt. Synthesefähigen VHDL-Code herzustellen ist im Regelfall aufwendiger und der Entwickler muss dabei auf große Teile der Sprachmöglichkeiten von VHDL bewusst verzichten und die Zielhardware und deren genauen Eigenschaften näher kennen

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36 Unterschied zu klassischen Programmiersprachen Programmiersprachen legen sequentiellen Ablauf einzelner Anweisungen fest Aufbau physikalischer Schaltungen wird modellhaft durch HDLs beschrieben Ähnlich objektorientierten Sprachen, mit denen Module beschrieben werden, die quasi gleichzeitig existent sind und vollständig simultan arbeiten. Zwei Wesentliche Arten Speicherung und Übertragung Signale: Verknüpfung und Informationsübermittlung zwischen einzelnen nebenläufigen (=parallel ablaufenden) Funktionsblöcken Nehmen ihren neuen Zustand erst am Ende eines sequentiellen Prozesses an Variablen: Existieren nur innerhalb von sequentiellen Anweisungsfolgen von Prozessen Zuweisungen wirken unmittelbar (ähnlich wie bei Programmiersprachen) Mehr Komponenten in VHDL mehr Logikelemente zusätzlich generierte Hardware arbeitet voll parallel während Module in Programmen immer Rechenzeit beanspruchen. beeinträchtigt die zeitliche Abarbeitung bereits existenter Module nicht

37 switch_igbts_2 Asynchroner Reset Synchrone (zum FPGA-Clock) Abarbeitung des Codes Generic Eigener Datentyp locate_sector_2 1 Taktzyklus für Abarbeitung Ausgangswerte direkt auf Signal der Entity Ergebnisse die wiederum zur Ausgangswertberechnung benötigt werden sind Variablen calculate_times_2 Sofortige Verfügbarkeit der Ergebnisse durch Variablen Signalausgabe: Variable Signal

38 In einem Simulationsmodell wird der eigentlich zu testende und synthesefähige VHDL-Code bzw. VHDL-Modul eingebettet und die Hardware darum in einem sogenannten 'Testbench' möglichst getreu nachgebildet. Das Simulationsmodell wird dabei meistens in nicht synthetisierbarem VHDL verfasst, was das Modellieren des Zeitverhaltens oder bestimmter physikalischer Parameter der externen Schaltungsteile erlaubt. Die Erstellung von guten Testbenches beträgt ca. 50% der gesamten Entwicklungszeit für IP-Cores ausmacht. Sie ist aber wesentlich effizienter als frühzeitig mit meist nicht auf Anhieb funktionierenden Schaltungsteilen auf reale Hardware zu gehen die dann nur schwer und umständlich in allen ihren Parametern verifiziert werden können

39 Es wird zwischen zwei Simulationsarten unterschieden Verhaltenssimulation (behavioral simulation) Simulation des fertig platzierten IP- Core (post-fit simulation) Überprüfen der funktionellen Zusammenhänge z.b.: ob logische Verknüpfungen einzelner Signale passen geringen Rechenaufwand Simulation zeitlich längerer Abschnitte z.b. mit Modelsim IP-Core wird zunächst synthetisiert, geroutet und platziert Netzliste und die zugehörigen Laufzeitinformationen (timing) der Zielhardware ermittelt (z.b. mit Quartus II) Laufzeitparameter Simulationsprogramm Vorteil: Zeitablaufprobleme in der Zielhardware werden bereits in der Simulation erkannt Aber: hoher Rechenaufwand, sehr langen Simulationszeiten

40 Erstellen und Testen Programmiersprachen wie z. B. C sind Debugger mit Single-Step-Funktionalität üblich Nicht möglich für Hardware Description Languages (VHDL oder Verilog), bedingt durch die parallele Ausführung Signalverläufe werden daher simuliert z.b. mit der Quartus II Entwicklungsumgebung von Altera (Nachteil: langer Kompilierungsvorgang ) Oder z.b. mit ModelSim kostenlose "Altera Web Edition" mit kostenlose Version von ModelSim (eingeschränktem Funktionsumfang)

41 Simulationsumgebung für HDLs integrierter Debug- und Anlayseumgebung Taktsynchron oder Timing-genaue Verhaltenssimulation Funktionstest von VHDL Code Simulation von VHDL unabhängig von Gatterlaufzeiten Test von einzelne Entity s separat als auch mehrere Entity s gemeinsam in einer Simulationsumgebung Portsignale und Signale innerhalb der zu testenden VHDL-Module können visuell mit einem Zeitverlauf (Waveform) dargestellt werden. Die visuelle Darstellung von Variablen ist Prinzip bedingt nicht möglich. Simulationszeit << Kompilierungszeit in Quartus Einfache Fehlersuche und erkennen von Zusammenhängen durch Waveform

42 Für den Test von Entity(s) wird in ModelSim zusätzlich zu der zu testenden Entity(s) ein Simulationsquellcode benötigt. Muss vom Anwender erstellt und an die zu testende(n) Entity(s) angepasst werden. Muss nicht synthesefähig sein Beschreibt das Zielsystem/die Zielhardware Testbench -.vhdl Beinhaltet alle zum Test notwendigen Informationen Portsignale müssen deklariert und vorgegeben werden Vorgabe von Taktfrequenz und Reset-Signal Zustandswechsel von diversen Eingangssignalen

43 Umwandlung in ein binäres, simulatorinternes Format durch den in ModelSim integrierten VHDL-Compiler Überprüft zudem die Syntax des Codes und bindet die benötigten Bibliotheken ein Festlegen der Signale welche betrachtet werden sollen Starten der Simulation Waveform Verifizieren, Fehlersuche, etc

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45 Vorgehensweise in ModelSim 1. Erstellen eines neuen Projektes 2.1 Laden der zu testenden Entitys 2.2 Laden der zugehörigen Testbench 3.1 Kompilieren der VHDL-Codes 3.2 eventuelle Fehlerbehebung 4.1 Simulation starten 4.2 Signale auswählen 5. Verifizieren, Fehlersuche, etc

46 Tiefpass 1.Ordnung Integrator + Rückkopplung input diff sum temp_out m