Verteidigung der Studienarbeit ANALYSE DER BEOBACHTBARKEIT DER FEHLERFORTPFLANZUNG IN EINEM MIKROPROZESSOR ANHAND VERSCHIEDENER TRACE-KONFIGURATIONEN
|
|
- Eduard Frei
- vor 6 Jahren
- Abrufe
Transkript
1 Verteidigung der Studienarbeit ANALYSE DER BEOBACHTBARKEIT DER FEHLERFORTPFLANZUNG IN EINEM MIKROPROZESSOR ANHAND VERSCHIEDENER TRACE-KONFIGURATIONEN Dresden, Matthias Brinker
2 Gliederung 1. Einleitung und Motivation 2. Entwurf und Implementierung 3. Testbedingungen 4. Auswertungsverfahren 5. Analyse 6. Zusammenfassung und Ausblick 7. Quellen Folie Nr. 2 von 42
3 Einleitung und Motivation Folie Nr. 3 von 42
4 Einleitung und Motivation Problem: Komplexere, kleinere Bauteile anfälliger für Störung Eingebundene Systeme nicht anhaltbar Folie Nr. 4 von 42
5 Einleitung und Motivation Lösung: Trace und Instrumentierungsbasierte Hardwarefehlerinjektion Relevante Daten werden aufgezeichnet Auswertung der Daten nicht zur Laufzeit Fehler werden mit Hilfe der Trace-Hardware injiziert Zwei Ansätze (Fidalgo und Gunia) Folie Nr. 5 von 42
6 Einleitung und Motivation Fehlerinjektion nach Gunia Time Register: Zeitpunkt der Injektion Length Register: (zeitliche) Länge der Injektion Mask Register: Ort der Injektion Quelle: [1] Folie Nr. 6 von 42
7 Entwurf und Implementierung Folie Nr. 7 von 42
8 Endwurf und Implementierung Board: Xilinx ML505 MIPS-Prozessor 6,25 MHz Board MIPS Instruction Bus Bootram LED Timer Wishbone Databus Folie Nr. 8 von 42
9 Implementierung Programme: Fibonacci-Folge (Fibo) Primzahlen Sieb (PZ) Quicksort (QS) Folie Nr. 9 von 42
10 Endwurf und Implementierung Programme: Programm Laufzeit (Takte) Komplexität Fibo 174 einfach 6/31 PZ 7216 moderat 11/31 QS 645 komplex 17/31 Registerbank Register Folie Nr. 10 von 42
11 Instruction Trace Instruction Bus MIPS Bootram Fehlerinjektor 1369 P C IF ID EX LS WB LED Registerbank 992 Timer Controller Bus Trace Wishbone Databus Host Folie Nr. 11 von 42
12 Endwurf und Implementierung Fehlerinjektion vor Flip-Flops: Quelle: [1] Zcur : aktuelle Wert des Flip-Flops FISx : Wert von Controller, ob Fehlerinjektion ausgeführt werden soll Folie Nr. 12 von 42
13 Endwurf und Implementierung Fehlermodelle: Fehler in Speichergliedern Flip-to-0 (FIS zcur) CE +(FIS D) CE Flip-to-1 (FIS + zcur) CE+(FIS+ D) CE Bit-Flip (FIS zcur) CE +(FIS D) CE Folie Nr. 13 von 42
14 Testbedingungen Folie Nr. 14 von 42
15 Testbedingungen Kampagne Bestimmtes Programm und Fehlermodell 9 Kampagnen (3 Fehlermodelle, 3 Programme) Fehlerinjektion in alle benutzen Register Deterministischen Zeitpunkten (Äquidistant) Folie Nr. 15 von 42
16 Testbedingungen S A B C S : Programmstart A : Start Trigger B : Stop Trigger C : Trace wird von Host-PC gestoppt (nach 1 Sekunde) : Fehlerinjektionszeitpunkte Folie Nr. 16 von 42
17 Auswertungsverfahren Folie Nr. 17 von 42
18 Auswertungsverfahren Auswertung: Golden Run als Referenz Golden Run sind die Trace-Daten eines fehlerfreien Durchlaufs Vier verschiedene Szenarien Golden Run Befehl Daten Jump 38 Load A:70 Store A:70 D:5 Jump 4c Load A:74 Store A:74 D:6 Jump 4c Store A:70 D:7 Jump Endlos Folie Nr. 18 von 42
19 Auswertungsverfahren Golden Run Befehl Daten Jump 38 Load A:70 Store A:70 D:5 Jump 4c Load A:74 Store A:74 D:6 Jump 4c Store A:70 D:7 Jump Endlos Szenario 1 Kein Fehler Faulty Run Befehl Daten Jump 38 Load A:71 Store A:70 D:5 Jump 4c Load A:74 Store A:74 D:6 Jump 4c Store A:70 D:7 Jump Endlos Folie Nr. 19 von 42
20 Auswertungsverfahren Golden Run Befehl Daten Jump 38 Load A:70 Store A:70 D:5 Jump 4c Load A:74 Store A:74 D:6 Jump 4c Store A:70 D:7 Jump Endlos Szenario 2 = Fehler Faulty Run Befehl Daten Jump 38 Load A:71 Store A:70 D:5 Jump 4c Load A:74 Store A:74 D:6 Jump 4c Store A:70 D:7 Jump Endlos Folie Nr. 20 von 42
21 Auswertungsverfahren Golden Run Befehl Daten Jump 38 Load A:70 Store A:70 D:5 Jump 4c Load A:74 Store A:74 D:6 Jump 4c Store A:70 D:7 Jump Endlos Szenario 3 = Kein Fehler Faulty Run Befehl Daten Jump 38 Load A:71 Store A:70 D:5 Jump 4c Load A:74 Store A:74 D:6 Jump 4c Store A:70 D:7 Jump Endlos Folie Nr. 21 von 42
22 Auswertungsverfahren Golden Run Befehl Daten Jump 38 Load A:70 Store A:70 D:5 Jump 4c Load A:74 Store A:74 D:6 Jump 4c Store A:70 D:7 Jump Endlos Szenario 4 = Kein Fehler Faulty Run Befehl Daten Jump 38 Load A:71 Store A:70 D:5 Jump 4c Load A:74 Store A:74 D:6 Jump 4c Store A:70 D:7 Jump Endlos Folie Nr. 22 von 42
23 Auswertungsverfahren Szenarien Szenario Vorteile Nachteile 1 : Final State Keine unentdeckten Fehler Keine falsch positiv Ergebnisse 2 : Instr + Data Keine unentdeckten Fehler Benötigt ganzen Trace Benötigt ganzen Trace 3 : Instr Wenig Trace-Daten Unentdeckte und falsch Positive Fehler 4 : Data Weniger Trace-Daten Unentdeckte und falsch Positive Fehler Folie Nr. 23 von 42
24 Auswertungsverfahren Bewertungsformeln k(i,t) : Entscheidungsformel für einen Ort i und Zeitpunkt t R(i) : Durchschnittliche Fehlerwahrscheinlichkeit an einem Ort i R : Durchschnittliche Fehlerwahrscheinlichkeit k(i,t )={ 0 wenn falsch 1 wenn korrekt R(i)=1 1 T t=1 N R= 1 N i=1 T R(i) k (i, t) Folie Nr. 24 von 42
25 Analyse Folie Nr. 25 von 42
26 Analyse Bit-Flip Fehlerinjektion Bit-Flip Fehler höhste Fehlerwahrscheinlichkeit von allen Fehlermodellen (theoretisch) wenn in Flip-to-1 oder Flip-to-0 ein Fehler, dann auch in Bit-Flip k Bit-Flip (i, t)={ 0 wenn k Flip-to-1 (i, t)=0 k Flip-to-0 (i,t )=0 1 sonst Folie Nr. 26 von 42
27 Analyse Durchschnittliche Fehlerwahrscheinlichkeiten (Pipeline) 0,4 0,35 0,3 R 0,25 0,2 0,15 Szenario 1 Szenario 2 Szenario 3 Szenario 4 0,1 0,05 0 Fibo PZ QS Folie Nr. 27 von 42
28 Analyse Durchschnittliche Fehlerwahrscheinlichkeiten (Registerbank) 0,25 R 0,2 0,15 0,1 Szenario 1 Szenario 2 Szenario 3 Szenario 4 0,05 0 Fibo (192 von 992) PZ (352 von 992) QS (544 von 992) Folie Nr. 28 von 42
29 Bit-Flip Fehlerinjektion in Fibo (Pipeline Register) Ausreißer R(i) Gruppierungen Folie Nr. 29 von 42
30 Bit-Flip Fehlerinjektion in PZ (Pipeline Register) Ausreißer R(i) Gruppierungen Folie Nr. 30 von 42
31 Bit-Flip Fehlerinjektion in QS (Pipeline- Register) Ausreißer R(i) Gruppierungen Folie Nr. 31 von 42
32 Analyse Load/Store und Jump Commands Bit 94 und 238 Load/Store Bit 98 und 239 Jump Befehle Folie Nr. 32 von 42
33 Bit-Flip Fehlerinjektion in Fibo (Registerbank) R(i) Folie Nr. 33 von 42
34 Bit-Flip Fehlerinjektion in PZ (Registerbank) R(i) Folie Nr. 34 von 42
35 Bit-Flip Fehlerinjektion in QS (Registerbank) R(i) Folie Nr. 35 von 42
36 Analyse Bit-Flip Beispiel QS Durchlauf 2312 Fehler in Flip-Flop 49 Takt 39 (move-befehl) Folie Nr. 36 von 42
37 Analyse Bit-Flip Beispiel move = add $d, $s, $t $t = 0-Register Bit-Flip in Bit 19 des ADD-Befehls $t = $a2 Folie Nr. 37 von 42
38 Zusammenfassung und Ausblick Folie Nr. 38 von 42
39 Zusammenfassung Auswertung 3 Programme, 3 Fehlermodelle, 4 Auswertungszenarien Fehlerinjektion zu 100 Zeitpunkten in Flip-Flops Mehr als ausgewertete Durchläufe Folie Nr. 39 von 42
40 Zusammenfassung Ergebnisse Fehlerwahrscheinlichkeit hängt stark von Fehlermodell und dem ausgeführten Programm ab Szenario 1 eignet sich am Besten für Fehlererkennung, allerdings viele Trace-Daten Durchläufe können sich in seltenen Fällen untereinander beeinflussen Folie Nr. 40 von 42
41 Ausblick Nächsten Schritte Trace-Zeitpunkte überarbeiten Prozessor nach jedem Durchlauf zurück setzen Weiter Analysen Folie Nr. 41 von 42
42 Quellen 1) Erweiterung der Trace-Hardware eines Mikroprozessors für die Fehlerinjektion und Fehlerbeobachtung Marco Gunia weitere Quellen siehe Studienarbeit Folie Nr. 42 von 42
43 Backup Durchschnittliche Fehlerwahrscheinlichkeiten (Pipeline) Programm R 1 Bit Flip R 2 Bit Flip R 3 Bit Flip R 4 Bit Flip Fibo 0,364 0,373 0,166 0,368 PZ 0,221 0,296 0,232 0,294 QS 0,283 0,362 0,286 0,356 Folie Nr. 43 von 42
44 Backup Durchschnittliche Fehlerwahrscheinlichkeiten (Registerbank) Programm (Anzahl benutzter Flip-Flops) R 1 Bit Flip R 2 Bit Flip R 3 Bit Flip R 4 Bit Flip Fibo (192 von 992) PZ (352 von 992) QS (544 von 992) 0,101 0,110 0,080 0,086 0,180 0,224 0,174 0,208 0,163 0,198 0,148 0,184 Folie Nr. 44 von 42
Vortrag zum Ergebnis der Literaturrecherche. Fehlerinjektion mittels Trace-Architektur auf einem Mips-Prozessor. Matthias Brinker
Vortrag zum Ergebnis der Literaturrecherche Fehlerinjektion mittels Trace-Architektur auf einem Mips-Prozessor Matthias Brinker Dresden, 27.10.2016 Gliederung 1. Einleitung und Motivation 2. Trace-Architektur
MehrWas ist die Performance Ratio?
Was ist die Performance Ratio? Wie eben gezeigt wäre für k Pipeline Stufen und eine große Zahl an ausgeführten Instruktionen die Performance Ratio gleich k, wenn jede Pipeline Stufe dieselbe Zeit beanspruchen
MehrSTUDIENARBEIT: ZWISCHENPRÄSENTATION
STUDIENARBEIT: ZWISCHENPRÄSENTATION Trace-basierte Verifikation der FPGA-Implementierung eines MIPS-Prozessors Valentin Gehrke Dresden, 12.01.2017 Inhalt 1. Einleitung 2. Thema 3. Literatur 4. Aufgaben
MehrPipelining. Die Pipelining Idee. Grundlagen der Rechnerarchitektur Prozessor 45
Pipelining Die Pipelining Idee Grundlagen der Rechnerarchitektur Prozessor 45 Single Cycle Performance Annahme die einzelnen Abschnitte des MIPS Instruktionszyklus benötigen folgende Ausführungszeiten:
MehrTechnische Informatik 1 Übung 8 Instruktionsparallelität (Rechenübung) Andreas Tretter 8./9. Dezember Bitte immer eine Reihe freilassen
Technische Informatik 1 Übung 8 Instruktionsparallelität (Rechenübung) Andreas Tretter 8./9. Dezember 2016 Bitte immer eine Reihe freilassen Ziele der Übung Verschiedene Arten von Instruktionsparallelität
MehrComputer-Architektur Ein Überblick
Computer-Architektur Ein Überblick Johann Blieberger Institut für Rechnergestützte Automation Computer-Architektur Ein Überblick p.1/27 Computer-Aufbau: Motherboard Computer-Architektur Ein Überblick p.2/27
MehrTechnische Informatik 1 Übung 6 Pipelining (Rechenübung) Andreas Tretter 24./25. November 2016
Technische Informatik 1 Übung 6 Pipelining (Rechenübung) Andreas Tretter 24./25. November 2016 Aufgabe 1: Taktrate / Latenz TI1 - Übung 6: Pipelining Einzeltakt-Architektur TI1 - Übung 6: Pipelining Pipelining-Architektur
MehrStruktur der CPU (1) Die Adress- und Datenpfad der CPU: Befehl holen. Vorlesung Rechnerarchitektur und Rechnertechnik SS Memory Adress Register
Struktur der CPU (1) Die Adress- und Datenpfad der CPU: Prog. Counter Memory Adress Register Befehl holen Incrementer Main store Instruction register Op-code Address Memory Buffer Register CU Clock Control
MehrVerteidigung des INF-PM-FP-ANW: Entwicklung einer MIPS-CPU
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Verteidigung des INF-PM-FP-ANW: Entwicklung einer MIPS-CPU Dresden, 5. Mai 2014 Gliederung
MehrCPU. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011
CPU Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011 CPU 1/62 2012-02-29 CPU Übersicht: Pipeline-Aufbau Pipeline- Hazards CPU
MehrTechnische Informatik 1 - HS 2017
Institut für Technische Informatik und Kommunikationsnetze Prof. L. Thiele Technische Informatik 1 - HS 2017 Übung 8 Datum: 30. 11. 1. 12. 2017 In dieser Übung soll mit Hilfe des Simulators WinMIPS64 die
MehrDIGITALE SCHALTUNGEN II
DIGITALE SCHALTUNGEN II 3. Sequentielle Schaltkreise 3.1 Vergleich kombinatorische sequentielle Schaltkreise 3.2 Binäre Speicherelemente 3.2.1 RS Flipflop 3.2.2 Getaktetes RS Flipflop 3.2.3 D Flipflop
MehrProzessorarchitektur. Kapitel 1 - Wiederholung. M. Schölzel
Prozessorarchitektur Kapitel - Wiederholung M. Schölzel Wiederholung Kombinatorische Logik: Ausgaben hängen funktional von den Eingaben ab. x x 2 x 3 z z = f (x,,x n ) z 2 z m = f m (x,,x n ) Sequentielle
MehrDatenpfad einer einfachen MIPS CPU
Datenpfad einer einfachen MIPS CPU Zugriff auf den Datenspeicher Grundlagen der Rechnerarchitektur Prozessor 19 Betrachten nun Load und Store Word Erinnerung, Instruktionen lw und sw sind vom I Typ Format:
MehrName: Vorname: Matr.-Nr.: 4. a) RISC-Architekturen müssen zur Decodierung von Maschinenbefehlen stets ein mikroprogrammierbares Steuerwerk verwenden.
Name: Vorname: Matr.-Nr.: 4 Aufgabe 1 (8 Punkte) Entscheiden Sie, welche der folgenden Aussagen zum Thema CISC/RISC-Prinzipien korrekt sind. a) RISC-Architekturen müssen zur Decodierung von Maschinenbefehlen
MehrRechnerarchitektur (RA)
2 Rechnerarchitektur (RA) Sommersemester 27 Pipelines Jian-Jia Chen Informatik 2 http://ls2-www.cs.tu.de/daes/ 27/5/3 Diese Folien enthalten Graphiken mit Nutzungseinschränkungen. Das Kopieren der Graphiken
MehrRechnerarchitektur (RA)
2 Rechnerarchitektur (RA) Sommersemester 26 Pipelines Jian-Jia Chen Informatik 2 http://ls2-www.cs.tu.de/daes/ 26/5/25 Diese Folien enthalten Graphiken mit Nutzungseinschränkungen. Das Kopieren der Graphiken
MehrUniverselle Speicherschnittstelle für große externe Speicher
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Belegverteidigung Universelle Speicherschnittstelle für große Marco Zulkowski Marco.Zulkowski@mailbox.tu-dresden.de
MehrDas Prinzip an einem alltäglichen Beispiel
3.2 Pipelining Ziel: Performanzsteigerung é Prinzip der Fließbandverarbeitung é Probleme bei Fließbandverarbeitung BB TI I 3.2/1 Das Prinzip an einem alltäglichen Beispiel é Sie kommen aus dem Urlaub und
MehrData Hazards. Grundlagen der Rechnerarchitektur Prozessor 74
Data Hazards Grundlagen der Rechnerarchitektur Prozessor 74 Motivation Ist die Pipelined Ausführung immer ohne Probleme möglich? Beispiel: sub $2, $1, $3 and $12, $2, $5 or $13, $6, $2 add $14, $2, $2
MehrEntwurf und Implementierung eines statischen Backbones für die Kommunikation mit dynamischen Nutzerpartitionen auf einem Multi-FPGA-Board
Zwischenvortag zur Studienarbeit Entwurf und Implementierung eines statischen Backbones für die Kommunikation mit dynamischen Nutzerpartitionen auf einem Multi-FPGA-Board Albert Schulz Dresden, 1 Gliederung
MehrDatenpfad einer einfachen MIPS CPU
Datenpfad einer einfachen MIPS CPU Zugriff auf den Datenspeicher Grundlagen der Rechnerarchitektur Prozessor 19 Betrachten nun Load und Store Word Erinnerung, Instruktionen lw und sw sind vom I Typ Format:
MehrRealisierung eines fernsteuerbaren Testcontrollers für FPGA-basierte Systeme. Kolloquium zum Mastermodul INF-PM-FPG
Fakultät Informatik, Inst. für Tech. Informatik, Prof. für VLSI-Entwurfssysteme, Diagnostik und Architektur Realisierung eines fernsteuerbaren Testcontrollers für FPGA-basierte Systeme Kolloquium zum Mastermodul
MehrUniverselle Speicherschnittstelle für große externe Speicher
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Universelle Speicherschnittstelle für große Marco Zulkowski Marco.Zulkowski@mailbox.tu-dresden.de
MehrAuch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)
Auch hier wieder Aus voriger Wahrheitstabelle lässt sich mechanisch eine kombinatorische Schaltung generieren, die wir im Folgenden mit dem Control Symbol abstrakt darstellen. Instruction[31 26] (also:
MehrÜberblick: Programmierung der USB-Boards. Erstmalige Inbetriebnahme. Programmiervorgang:
Überblick: Programmierung der USB-Boards Erstmalige Inbetriebnahme Flip 2.4.6 installieren, Installationspfad ohne Punkte und Leerzeichen wählen! Board an die USB-Schnittstelle anschließen Schiebeschalter
Mehr21. Februar Name:. Vorname. Matr.-Nr:. Studiengang
Klausur 21. Februar 2011 Name:. Vorname Matr.-Nr:. Studiengang Hinweise: Bitte füllen Sie vor dem Bearbeiten der Aufgaben das Deckblatt sorgfältig aus. Zur Klausur zugelassen sind ausschließlich Schreibutensilien,
MehrEHP Einführung Projekt A
Volker Dörsing EHP Einführung Projekt A email: doersing@uni-jena.de praktische Übung www: http://users.minet.uni-jena.de/~ehp-head Vorbereitung, Durchführung, Kolloquium Infos zur Veranstaltung, Versuchsanleitung
MehrÜbungen zu Grundlagen der Rechnerarchitektur und -organisation: Bonusaufgaben Übung 8 und Präsenzaufgaben Übung 9
Übungen zu Grundlagen der Rechnerarchitektur und -organisation: Bonusaufgaben Übung 8 und Präsenzaufgaben Übung 9 Dominik Schoenwetter Erlangen, 30. Juni 2014 Lehrstuhl für Informatik 3 (Rechnerarchitektur)
MehrSysteme 1: Architektur
slide 1 Vorlesung Systeme 1: Architektur Prof. Dr. Ulrich Ultes-Nitsche Forschungsgruppe Departement für Informatik Universität Freiburg slide 2 Prüfung 18. Februar 2004 8h00-11h40 13h00-18h20 20 Minuten
MehrEin Debugger für ASIC-Prototypen
Jürgen Haufe 1, Matthias Gulbins 1, Peter Schwarz 1, Christoph Fritsch 2, Jens Große 3 1 für 2 Bosch Telecom 3 SharcWare 1 Gliederung Motivation für Hardware-Debugging Anforderungen und Methode Architekturvarianten
MehrHardware PCI-Bus. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg
Hardware PCI-Bus Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2008/2009 Hardware PCI-Bus 1/23 2008-08-06 Übersicht Inhalt:
MehrHardware PCI-Bus. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg
Hardware PCI-Bus Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2007/2008 Hardware PCI-Bus 1/23 2007-10-26 Übersicht Inhalt:
MehrNeue Prozessor-Architekturen für Desktop-PC
Neue Prozessor-Architekturen für Desktop-PC Bernd Däne Technische Universität Ilmenau Fakultät I/A - Institut TTI Postfach 100565, D-98684 Ilmenau Tel. 0-3677-69-1433 bdaene@theoinf.tu-ilmenau.de http://www.theoinf.tu-ilmenau.de/ra1/
MehrMulti-Port-Speichermanager für die Java-Plattform SHAP
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Multi-Port-Speichermanager für die Java-Plattform SHAP DASS 2008 Martin Zabel, Peter
MehrABLEITUNG ZUSÄTZLICHER STEUERGRÖSSEN FÜR DIE STRAHLFORMUNG IN EINEM LASER-SCANNER IM ECHTZEITBETRIEB
Fakultät Informatik, Institut für Technische Informatik ABLEITUNG ZUSÄTZLICHER STEUERGRÖSSEN FÜR DIE STRAHLFORMUNG IN EINEM LASER-SCANNER IM ECHTZEITBETRIEB Studienarbeit Patrick Schöps Dresden, 09.02.2017
MehrANALYSE DER LATENZEN IM KOMMUNIKATIONSSTACK EINES PCIE-GEKOPPELTEN FPGA-BESCHLEUNIGERS. Sascha Kath
ANALYSE DER LATENZEN IM KOMMUNIKATIONSSTACK EINES PCIE-GEKOPPELTEN FPGA-BESCHLEUNIGERS Sascha Kath Dresden, Gliederung 1. Motivation & Zielstellung 2. Systembeschreibung 3. Implementierung und Messungen
MehrLösungsvorschlag 10. Übung Technische Grundlagen der Informatik II Sommersemester 2009
Fachgebiet Rechnerarchitektur Fachbereich Informatik Lösungsvorschlag. Übung Technische Grundlagen der Informatik II Sommersemester 29 Aufgabe.: MIPS-Kontrollsignale Für die 5 Befehlstypen a) R-Format
MehrTechnische Grundlagen der Informatik 2 SS Einleitung. R. Hoffmann FG Rechnerarchitektur Technische Universität Darmstadt E-1
E-1 Technische Grundlagen der Informatik 2 SS 2009 Einleitung R. Hoffmann FG Rechnerarchitektur Technische Universität Darmstadt Lernziel E-2 Verstehen lernen, wie ein Rechner auf der Mikroarchitektur-Ebene
MehrDatenpfad einer einfachen MIPS CPU
Datenpfad einer einfachen MIPS CPU Die Branch Instruktion beq Grundlagen der Rechnerarchitektur Prozessor 13 Betrachten nun Branch Instruktion beq Erinnerung, Branch Instruktionen beq ist vom I Typ Format:
Mehr4. Übung - Rechnerarchitektur/Betriebssysteme
4. Übung - Rechnerarchitektur/Betriebssysteme 1. Aufgabe: Caching Informatik I für Verkehrsingenieure Aufgaben inkl. Beispiellösungen a) Was ist ein Cache? Wann kommt Caching zum Einsatz? b) Welchen Vorteil
MehrSamsungs Exynos 5 Dual
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Samsungs Exynos 5 Dual Candy Lohse Dresden, 12.12.12 Gliederung 1. Motivation und
MehrTechnische Informatik 1 - HS 2016
Institut für Technische Informatik und Kommunikationsnetze Prof. L. Thiele Technische Informatik 1 - HS 2016 Lösungsvorschläge für Übung 6 Datum: 24. 25. 11. 2016 Pipelining 1 Taktrate / Latenz In dieser
MehrEntwurf eines FPGA-Cores zur Simulationsbeschleunigung zeitkontinuierlicher Modelle im HiL Kontext
Entwurf eines FPGA-Cores zur Simulationsbeschleunigung zeitkontinuierlicher Modelle im HiL Kontext Till Fischer 03.11.2011 FZI Forschungszentrum Informatik Embedded Systems & Sensors Engineering (ESS)
MehrSimulative Verifikation und Evaluation des Speichermanagements einer Multi-Core-Prozessorarchitektur am Beispiel von SHAP
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Simulative des Speichermanagements einer Multi-Core-Prozessorarchitektur am Beispiel
MehrTeil 1: Prozessorstrukturen
Teil 1: Prozessorstrukturen Inhalt: Mikroprogrammierung Assemblerprogrammierung Motorola 6809: ein einfacher 8-Bit Mikroprozessor Mikrocontroller Koprozessoren CISC- und RISC-Prozessoren Intel Pentium
MehrÜbung 5. Letzte Änderung: 24. Juni 2016
Übung 5 Letzte Änderung: 24 Juni 2016 Parallele Systeme Hardware- Architektur Vektorrechner Rechenfelder Synthese Op mierung Systemon-Chip Netzwerke sta sch dynamisch mehrstufig einstufig Theorie Workloadbalancing
MehrBetriebssysteme VO Betriebssysteme KU
VO KU für Lehramt VU Einführung 7.10.2011 Inhalt Vorstellung Motivation und Inhalte der Vorlesung Organisatorisches Übungen git Inhalte Aufbauend auf Rechnerorganisation Verständnis für Funktionen und
MehrL3. Datenmanipulation
L Datenmanipulation Aufbau eines Computers Prozessor, Arbeitsspeicher und system Maschinensprachen und Maschinenbefehle Beispiel einer vereinfachten Maschinensprache Ausführung des Programms und Befehlszyklus
MehrPrinzipien und Komponenten eingebetteter Systeme
1 Prinzipen und Komponenten Eingebetteter Systeme (PKES) (2) Mikrocontroller I Sebastian Zug Arbeitsgruppe: Embedded Smart Systems 2 Veranstaltungslandkarte Fehlertoleranz, Softwareentwicklung Mikrocontroller
MehrVorstellung der SUN Rock-Architektur
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Vorstellung der SUN Rock-Architektur Hauptseminar Ronald Rist Dresden, 14.01.2009
MehrGrundlagen der Fehlerinjektion Lehrstuhl 12 Fakultät Informatik. Grundlagen der Fehlerinjektion
Grundlagen der Fehlerinjektion Gliederung Motivation für Fehlerinjektion Aufbau einer Fehlerinjektionsumgebung FARM Arten der Fehlerinjektion Hardware Software Simulation GOOFI 2/25 Warum Fehlerinjektion?
MehrUntersuchung und Vorstellung moderner Grafikchiparchitekturen
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Untersuchung und Vorstellung moderner Grafikchiparchitekturen Hauptseminar Technische
MehrRealisierung eines Speichermanagements zur Zugriffsvirtualisierung von konkurrierenden Nutzerdesigns auf Rekonfigurierbarer Hardware
Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Realisierung eines Speichermanagements zur Zugriffsvirtualisierung von konkurrierenden
MehrLösungsvorschlag 9. Übung Technische Grundlagen der Informatik II Sommersemester 2009
Fachgebiet Rechnerarchitektur Fachbereich Informatik Lösungsvorschlag 9. Übung Technische Grundlagen der Informatik II Sommersemester 2009 Aufgabe 9.1: Dinatos-Algorithmus-Analyse Die folgenden Verilog-Zeilen
MehrComputergrundlagen Geschichte des Computers
Computergrundlagen Geschichte des Computers Axel Arnold Institut für Computerphysik Universität Stuttgart Wintersemester 2010/11 1641: Rechenmaschine von B. Pascal B. Pascal, 1632-1662 mechanische Rechenmaschine
MehrBeispiele von Branch Delay Slot Schedules
Beispiele von Branch Delay Slot Schedules Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 97 Weniger
MehrParametrisierbare Busschnittstelle für IP-Cores
Fakultät Informatik, Institut für Technische Informatik, Professur VLSI-Entwurfssysteme, Diagnostik und Architektur Parametrisierbare Busschnittstelle für IP-Cores Belegverteidigung Dresden, 30.11.2010
MehrComputergrundlagen Geschichte des Computers
Computergrundlagen Geschichte des Computers Axel Arnold Institut für Computerphysik Universität Stuttgart Wintersemester 2011/12 1641: Rechenmaschine von B. Pascal B. Pascal, 1623-1662 mechanische Rechenmaschine
MehrDigitaltechnik und Rechnerstrukturen. 2. Entwurf eines einfachen Prozessors
Digitaltechnik und Rechnerstrukturen 2. Entwurf eines einfachen Prozessors 1 Rechnerorganisation Prozessor Speicher Eingabe Steuereinheit Instruktionen Cachespeicher Datenpfad Daten Hauptspeicher Ausgabe
MehrZähler- und Zeitgeber-Baugruppen
Zähler- und Zeitgeber-Baugruppen Sinn: häufig müssen Zeitbedingungen eingehalten werden z.b.: einige ms warten, Häufigkeit von Ereignissen zählen etc... Lösung: 1.) Zeitschleifen = Programm abarbeiten,
MehrEntwurf und Optimierung heterogener ASIP-eFPGA-Architekturen
Entwurf und Optimierung heterogener ASIP-eFPGA-Architekturen T. von Sydow, B. Neumann, H. Blume, T. G. Noll Lehrstuhl für Allgemeine Elektrotechnik und Datenverarbeitungssysteme RWTH Aachen Übersicht Motivation
MehrGrundlagen der Informationsverarbeitung:
Grundlagen der Informationsverarbeitung: Parallelität auf Instruktionsebene Prof. Dr.-Ing. habil. Ulrike Lucke Durchgeführt von Prof. Dr. rer. nat. habil. Mario Schölzel Maximaler Raum für Titelbild (wenn
Mehrz/architektur von IBM
von IBM Grundzüge einer modernen Architektur Von Matthias Fäth Gliederung Geschichtlicher Überblick Neuestes Flaggschiff Namensgebung Überblick Warum 64-Bit große Register Kompatibilität zu älteren Systemen
MehrTechnische Informatik 1 - HS 2016
Institut für Technische Informatik und Kommunikationsnetze Prof. L. Thiele Technische Informatik 1 - HS 2016 Lösungsvorschläge für Übung 8 Datum: 8. 9. 12. 2016 1 Instruktionsparallelität VLIW Gegeben
Mehr2.1 Rechnersichten 2.2 Rechnerorganisation: Aufbau und Funktionsweise
Teil 1 Kapitel 2 Rechner im Überblick 2.1 Rechnersichten 2.2 Rechnerorganisation: Aufbau und Funktionsweise Frank Schmiedle Technische Informatik I 2.1 Rechnersichten Modellierung eines Rechners Zusammenspiel
Mehr4. Übung - Rechnerarchitektur/Betriebssysteme
4. Übung - Rechnerarchitektur/Betriebssysteme 1. Aufgabe: Caching Informatik I für Verkehrsingenieure Aufgaben inkl. Beispiellösungen a) Was ist ein Cache? Wann kommt Caching zum Einsatz? b) Welchen Vorteil
MehrDie Sandy-Bridge Architektur
Fakultät Informatik - Institut für Technische Informatik - Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Die Sandy-Bridge Architektur René Arnold Dresden, 12. Juli 2011 0. Gliederung 1.
MehrBreaking a Cryptosystem using Power Analysis
Breaking a Cryptosystem using Power Analysis Clemens Hammacher clemens@stud.uni-saarland.de Proseminar The Magic of Cryptography, 2007 Motivation Motivation Klartext Ciphertext Motivation Motivation Klartext
MehrTechnische Informatik - Eine Einführung
Martin-Luther-Universität Halle-Wittenberg Fachbereich Mathematik und Informatik Lehrstuhl für Technische Informatik Prof. P. Molitor Technische Informatik - Eine Einführung Rechnerarchitektur Aufgabe
MehrFakultät Informatik Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur. Diplomverteidigung
Fakultät Informatik Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Diplomverteidigung Entwurf und Implementierung eines zuverlässigen verbindungsorientierten Transportprotokolls für die
MehrVorlesung Informatik II
Vorlesung Informatik II Universität Augsburg Wintersemester 2011/2012 Prof. Dr. Bernhard Bauer Folien von: Prof. Dr. Robert Lorenz Lehrprofessur für Informatik 16. Java: Threads für Animationen 1 Motivation
MehrAnalyse verschiedener HLS-Systeme in Hinblick auf ihren Umgang mit der Hochsprachenabstraktion Speicher. Sascha Kath
Analyse verschiedener HLS-Systeme in Hinblick auf ihren Umgang mit der Hochsprachenabstraktion Speicher Sascha Kath Dresden, Gliederung 1. Motivation & Zielstellung 2. HLS-Systeme 3. Benchmark-Funktionen
MehrInstruktionssatz-Architektur
Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2005/2006 Übersicht 1 Einleitung 2 Bestandteile der ISA 3 CISC / RISC Übersicht 1 Einleitung 2 Bestandteile
MehrCoreSight-Zugang auf dem ZedBoard. Alex Bereza
Alex Bereza Dresden, Gliederung 1. Aufgabenstellung 2. Das 3. CoreSight 4. Trace-Pakete 5. Implementierung des IP-Cores 6. Fazit 7. Quellen Folie Nr. 2 von 26 1. Aufgabenstellung ARM-Prozessor des verfügt
MehrUntersuchungen zur effizienten Implementierung eines mathematischen Algorithmus in einem FPGA am Beispiel eines Sudoku-Lösers
Fakultät Informatik - Institut für Technische Informatik - Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Vortrag zum Diplom Untersuchungen zur effizienten Implementierung eines mathematischen
Mehr2. Der ParaNut-Prozessor "Parallel and more than just another CPU core"
2. Der ParaNut-Prozessor "Parallel and more than just another CPU core" Neuer, konfigurierbarer Prozessor Parallelität auf Daten- (SIMD) und Thread-Ebene Hohe Skalierbarkeit mit einer Architektur neues
MehrGrundbegriffe der Informatik Tutorium 5
Grundbegriffe der Informatik Tutorium 5 Tutorium Nr. 16 Philipp Oppermann 2. Dezember 2014 KARLSRUHER INSTITUT FÜR TECHNOLOGIE KIT Universität des Landes Baden-Württemberg und nationales Forschungszentrum
MehrLaborübung 4. Zustandsautomaten (Finite State Machines)
Laborübung 4 Zustandsautomaten (Finite State Machines) Für den Entwurf und die Beschreibung von digitalen Systemen bilden Zustandsautomaten (Finite State Maschines; FSMs) eine wesentliche Grundlage. Mit
MehrVortrag zur Diplomarbeit
Fakultät Informatik Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Vortrag zur Diplomarbeit Entwurf und Implementierung eines zuverlässigen verbindungsorientierten Transportprotokolls für
MehrÜ B U N G E N Z U V E R L Ä S S L I C H E E Z S A U F G A B E 4 : E RW E I T E RT E A R I T H M E T I S C H E C O D I E R U N G
A U F G A B E 4 : E RW E I T E RT E A R I T H M E T I S C H E C O D I E R U N G In dieser Aufgabe werden Sie die gegen Bitfehler abgesicherten Bereiche Ihrer dreifach redundanten Filterausführung durch
MehrDF PROFI II PCIe. Installationsanleitung V Project No.: 5302 Doc-ID.: DF PROFI II PCIe KUNBUS
DF PROFI II PCIe Installationsanleitung V1.6 27.02.2017 Project No.: 5302 Doc-ID.: DF PROFI II PCIe KUNBUS h:\dokumente\project\5302_df_profi_ii\anwenderdoku\installation\pcie\kunbus\version_1.5\df profi
MehrRechnernetze und Organisation
Arithmetic Logic Unit ALU Professor Dr. Johannes Horst Wolkerstorfer Cerjak, 9.2.25 RNO VO4_alu Übersicht Motivation ALU Addition Subtraktion De Morgan Shift Multiplikation Gleitkommazahlen Professor Dr.
MehrPeg-Solitaire. Florian Ehmke. 29. März / 28
Peg-Solitaire Florian Ehmke 29. März 2011 1 / 28 Gliederung Einleitung Aufgabenstellung Design und Implementierung Ergebnisse Probleme / Todo 2 / 28 Einleitung Das Spiel - Fakten Peg-33 33 Löcher, 32 Steine
MehrKonfigurieren eines HHR Gerät, um es über eine CBX800 an Profibus anzubinden
Konfigurieren eines HHR Gerät, um es über eine CBX800 an Profibus anzubinden Benötigte Hardware: - CBX 800 - BM3x0 Profibus Interface-Modul - Handscanner + Kabel CAB 509/512 1. Das HHR Gerät als RS232
MehrInstrumentation von Android Anwendungen mit ExplorViz
Instrumentation von Android Anwendungen mit ExplorViz Jan Witzany 28. September 2016 Jan Witzany Instrumentation von Android Anwendungen mit ExplorViz 28. September 2016 1 / 19 Gliederung 1. Motivation
MehrASIC-SYNTHESE DER SHAP-MIKROARCHITEKTUR
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur ASIC-SYNTHESE DER SHAP-MIKROARCHITEKTUR Vortrag zum großen Beleg Andrej Olunczek Andrej.Olunczek@mailbox.tu-dresden.de
Mehrmyavr Programmierung in C
myavr Programmierung in C Stefan Goebel Februar 2017 Stefan Goebel myavr Programmierung in C Februar 2017 1 / 12 Grundgerüst... braucht man immer! #include // Register- und Konstantendefinitionen
MehrAnalyse von Ansätzen zur Beschleunigung von SAT - Lösern durch dedizierte Hardware Komponenten
Analyse von Ansätzen zur Beschleunigung von SAT - Lösern durch dedizierte Hardware Komponenten E. Zenker 9. November 2011 1 / 28 Gliederung 1. Field Programmable Gate Array - FPGA 2. Satisfiability Testing
MehrImplementierung eines Dateisystems für Java-basierte eingebettete Systeme
Fakultät Informatik, Institut für Technische Informatik, Professur VLSI-Entwurfssysteme, Diagnostik und Architektur Implementierung eines Dateisystems (Zwischenstand Bachelorarbeit) Dresden, 2012 Gliederung
MehrTeil 2: Rechnerorganisation
Teil 2: Rechnerorganisation Inhalt: Zahlendarstellungen Rechnerarithmetik schrittweiser Entwurf eines hypothetischen Prozessors mit Daten-, Adreß- und Kontrollpfad Speicherorganisation Mikroprogrammierung
MehrMasterarbeit. Entwicklung und Inbetriebnahme eines Coprozessors zur Ansteuerung von BLDC- Motoren mit einem leistungsschwachen Prozessorkern
Masterarbeit Entwicklung und Inbetriebnahme eines Coprozessors zur Ansteuerung von BLDC- Motoren mit einem leistungsschwachen Prozessorkern bearbeitet von Roman Reichel betreut von Dr.- Ing. Jörg Krupar,
MehrMotivation. Eingebettetes System: Aufgabe:
Motivation n Aufgabe: n Eingebettetes System: Computersystem, das in einen technischen Kontext eingebettet ist - also ein Computer, der ein technisches System steuert oder regelt. Das sind z.b. das Antiblockiersystem,
MehrSensorsimulation in Hardware in the Loop-Anwendungen
Sensorsimulation in Hardware in the Loop-Anwendungen Kristian Trenkel, Florian Spiteller Echtzeit 2014 20.11.2014 Gliederung I. Einführung II. Problemstellung III. Anforderungen an eine Sensorsimulation
MehrOracle-Reports in Enterprise-Projekten: Erfahrungsbericht über Architektur, Performance und weitere Aspekte
Oracle-Reports in Enterprise-Projekten: Erfahrungsbericht über Architektur, Performance und weitere Aspekte Jan-Peter Timmermann Bereichsleiter OPITZ CONSULTING Hamburg GmbH Hamburg, 18.06.2009 Seite 1
MehrEX PCI & 2 PCI-E
Bedienungsanleitung EX-1041 2 PCI & 2 PCI-E Box Zur Erweiterung von 2 PCI & 2 PCI-Express Anschlüsse für lange Karten inklusive internem 220Watt Netzteil V1.3 18.12.13 EX-1041 2 PCI & 2 PCI-E Slot Erweiterung
MehrSysteme I: Betriebssysteme Kapitel 4 Prozesse. Maren Bennewitz
Systeme I: Betriebssysteme Kapitel 4 Prozesse Maren Bennewitz Version 21.11.2012 1 Begrüßung Heute ist Tag der offenen Tür Willkommen allen Schülerinnen und Schülern! 2 Testat nach Weihnachten Mittwoch
MehrDIPLOMARBEIT. Entwurf und Implementierung eines modularen USB-Stacks für eingebettete Controller ohne Betriebssystem. Uwe Pfeiffer
Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur DIPLOMARBEIT Entwurf und Implementierung eines modularen USB-Stacks für eingebettete
MehrAnwendungsgebiete unterschiedlicher FPGA-basierter. Marco Kirschke INF-M2 Anwendung 2 Sommersemester Mai 2010
Anwendungsgebiete unterschiedlicher FPGA-basierter MPSoC Architekturen Marco Kirschke INF-M2 Anwendung 2 Sommersemester 2010 26. Mai 2010 Inhalt Einleitung IEEE Veröffentlichungen Beispiele zu MPSoC Architekturen
MehrGliederung. Was ist CUDA? CPU GPU/GPGPU CUDA Anwendungsbereiche Wirtschaftlichkeit Beispielvideo
Gliederung Was ist CUDA? CPU GPU/GPGPU CUDA Anwendungsbereiche Wirtschaftlichkeit Beispielvideo Was ist CUDA? Nvidia CUDA ist eine von NvidiaGPGPU-Technologie, die es Programmierern erlaubt, Programmteile
Mehr