INHALTSVERZEICHNIS Kapitel 1 Einleitung 1 1.1 Weiterentwicklung der Mikroelektronik im 21. Jahrhundert 1 1.2 Ziele dieser Arbeit 6 1. Planare Double-Gate-MOSFETs 6 2. Vertikale Double-Gate-MOSFETs 6 1.3 Aktuelle Forschungsprojekte 8 1.4 Gliederung dieser Arbeit 9 Kapitel 2 Konzepte neuartiger MOS-Transistoren 10 2.1 Die Referenz: Der konventionelle Bulk-MOSFET 10 1. Herstellung eines Bulk-MOSFET 10 2. Charakteristische Merkmale im Aufbau eines Bulk-MOSFET 10 3. Grundlage für den Erfolg des Bulk-Konzeptes 10 2.1.1 Skalierung nach der ITRS-Roadmap 11 1. Roadmap-Trend 12 2. Optimierungen auf der Schalterebene 12 3. Funktionsprinzip eines MOSFET 13 4. Definitionen der technologischen Kenngrößen 13 5. Merkmale einer 0,18-µm-CMOS-Technologie (Stand der Technik) 14 6. Definitionen der elektrischen Kenngrößen 15 7. Elektrische Leistungsfähigkeit einer 0,1-µm-CMOS-Technologie 16 2.1.2 Grenzen des konventionellen MOSFET-Konzeptes 17 1. Vergleich zwischen Langkanal- und Kurzkanal-MOSFETs 17 2. Allgemeine Maßnahmen zur Unterdrückung von Kurzkanaleffekten 18 3. Kurzkanaleffekt (SCE, short channel effect) 19 4. Barrierendegradation (DIBL, drain induced barrier lowering) 20 5. Kanallängenmodulation (CLM, channel length modulation) 21 6. Felddurchgriff (PT, punch through) 22 7. Verdrahtungsproblem (interconnect crisis) 23 8. Zusätzliche Maßnahmen zur Unterdrückung von Kurzkanaleffekten 24 2.1.3 Weiterentwicklung zum GP-Konzept 25 1. Grenzen der Bulk-Konzepte aufgrund von Dotierstofffluktuationen 26 2. Schwankung aufgrund der Position der Dotierstoffatome 26 3. Schwankung aufgrund der Anzahl der Dotierstoffatome im Kanalgebiet 27 4. Anstieg der Einsatzspannung bei sehr hoher Dotierstoffkonzentration 29 5. Einsatzspannungsschwankungen bei hergestellten MOSFETs 30 2.2 Der potentielle Nachfolger: Der SOI-MOSFET 31 1. Dünnschichttransistoren: Fully-Depleted (FD)-SOI 32 2. Dickschichttransistoren: Partially-Depleted (PD)-SOI 32 i
2.3 Das neuartige Konzept: Der DG-MOSFET 34 1. Besondere Eigenschaften eines Double-Gate-MOSFET 34 2. Aufbau 35 3. Stromtreiberfähigkeit 35 4. Kurzkanaleffekte 35 5. Volumeninversion 36 6. SOI-Vorteile 36 7. Gatesteuerung und Einsatzspannung 37 2.4 Der neuartige Ansatz: Der vertikale MOSFET 38 1. Vergleich nach geometrischer Ausrichtung 39 2. Vergleich nach Herstellung der Kanallänge 40 3. Konzepte zur Herstellung des Gateoxids vor dem Kanalgebiet 41 4. Vergleich alternativer Barrieren: Bandgap Engineering 43 5. Konzepte zur Begrenzung von parasitären Strompfaden 45 6. Konzepte zur Vergrößerung der aktiven Siliziumfläche 45 2.5 Bewertung der unterschiedlichen Double-Gate-Konzepte 46 2.5.1 Technologie-Kriterien (Herstellung des Bauelments) 48 1. Kanallängen-Definition 48 2. Material im Kanalgebiet 49 3. Kanalweiten-Definition 49 4. Siliziumdicken-Definition 49 5. Source/Drain-Definition 49 6. Source/Drain-Selbstjustage 49 7. Source/Drain-Kontakte 50 8. Herstellung des Bottom-Gate-Kontakt 50 9. Wafer-Typ 50 10. Lage der Grenzflächen 50 11. Gateoxid-Qualität 50 12. Temperatur-Einfluß 51 13. Kristallgitter-Ätzschäden 51 14. Diffusions/Tunnel-Barrieren 51 15. Bewertung aus technologischer Sicht 51 2.5.2 Entwurfs-Kriterien (Optimierung des Bauelements) 52 1. Kanallängen-Variation 52 2. Kanalweiten-Variation 52 2. Siliziumschichtdicken-Variation 52 4. Bahn-Widerstände 53 5. Überlapp-Kapazitäten 53 6. Gate/Gate-Dejustage 53 7. Bauelemente-Packungsdichte 53 8. Kanallängen-Flöten 53 9. Kanalweiten-Flöten 53 10. Source/Drain-Symmetrie 54 11. Besondere Parameter 54 12. Parasitäres Kanten-Bauelement 54 13. Substrat-Kontakt 54 14. Bewertung aus schaltungstechnischer Sicht 54 ii
2.5.3 System-Kriterien (Funktion und Wirtschaftlichkeit des Bauelements) 55 1. Preis-Leistungs-Verhältnis 55 2. Elektrische Funktion 55 3. Technologischer Aufwand 55 4. Skalierbarkeit unter 50nm 55 5. Lithographie-Kosten 56 6. Wafer-Kosten 56 7. Sonderprozesse 56 8. CMOS-Aufwand 56 9. Planar CMOS kompatibel 56 10. Prozess-Komplexität 56 11. Bewertung aus Sicht der System-Integration 56 2.5.4 Gesamtbewertung 57 2.6 Zusammenfassung 59 Kapitel 3 Prozess- und Bauelement-Simulation 60 3.1 Prozesssimulation 60 1. Motivation 60 2. Simulatoren 60 3. Quelltext 61 3.2 Bauelementsimulation 62 3.2.1 Transportmodelle 62 1. Vergleich der Modelle DD und HD 62 2. Halbleitergrundgleichungen 64 3. Drift-Diffusions-Modell 66 4. Hydrodynamisches Modell 66 5. Bewertung der Modelle 67 6. Geometrischer Aufbau der Simulationsstruktur 68 7. Potentialverläufe 69 8. GIDL Effekt 71 9. Stromdichte und Elektronenverteilung 71 10. Volumeninversion 73 11. Ladungsträgerbeweglichkeit 74 12. Vergleich eines vertikalen DG- mit einem planaren SG-MOSFET 75 3.2.2 Simulationsergebnisse 77 1. Kanallänge 77 2. Kanaldotierung 79 3. Siliziumschichtdicke 81 4. Gateoxiddicke 83 5. Gatematerialaustrittsarbeit 85 6. Feste Oxidladungen 87 3.3 Zusammenfassung der Ergebnisse 88 1. Vertikaler Double-Gate-MOSFET (Partially-Depleted) 88 2. Vertikaler Double-Gate-MOSFET (Fully-Depleted) 88 3. Vertikaler Double-Gate-MOSFET (Kanallänge auf 50nm skaliert) 88 4. Vertikaler Double-Gate-MOSFET (undotierter Kanal und Midgap-Gate) 88 iii
Kapitel 4 Technologische Herstellung 91 4.1 Der Gesamtprozeß 91 4.1.1 Epitaxie-Mesa (Epi) 92 1. Definition der Kanallänge durch epitaktische Schichtabscheidung 92 2. Vorteile und Nachteile der Epi-Mesa-Variante 96 4.1.2 Implantation-Stufe (Sidewall) 98 1. Definition der Kanallänge durch Stufenätzung und Implantation 98 2. Vorteile und Nachteile 102 4.1.3 Vertikaler Double-Gate (DG) 104 1. Vorversuch 104 2. Vertikaler Double-Gate mit Landing-Pad 106 3. Vorteile und Nachteile 110 4.1.4 Vertikaler Replacement-Gate (VRG) 111 1. Definition der Kanallänge durch Schichtabscheidung und Ausdiffusion 111 2. Vorteile und Nachteile 115 4.2 Besondere Einzel-Prozeßschritte 116 4.2.1 Isolation 116 4.2.2 Epitaxie 117 4.2.3 Strukturierung der Siliziumstege 118 4.2.4 Kristallorientierung der Siliziumstege und Mesen 119 4.2.5 Aufwachsen des Gateoxids 123 1. Oxidwachstum auf unterschiedlichen Kristallorientierungen 123 2. Verwendete Trocken- und Naß/Feucht-Oxide 124 3. Oxidwachstum bei unterschiedlicher Dotierung 125 4. Zerlaufen der Dotierstoffprofile während der Oxidation 125 4.2.6 Definition der Gate-Elektrode durch Polysiliziumspacer 127 1. Abscheidung von amorphen/polykristallinem Silizium als Gate-Elektrode 127 2. Ätzung des amorphen/polykristallinen Siliziums 127 4.2.7 Source/Drain Implantation und Temperung 128 4.2.8 Kontaktierung 129 Kapitel 5 Elektrische Charakterisierung 130 5.1 Der Meßaufbau 130 5.2 Die Meßergebnisse 133 5.2.1 Zur Epitaxie-Mesa (Epi)-Variante 133 1. Beschreibung eines vertikalen MOSFET mit L=130nm und t OX=3nm 133 2. MOSFET mit L=90nm und t OX=3nm 135 3. MOSFET mit L=130nm und t OX=4,7nm 135 4. MOSFET mit L=130nm und t OX=5nm 135 5. Steilheit 138 6. Steuerkapazität und Inversionsladungsträgerdichte 139 7. Effektive Beweglichkeit und Feldeffektbeweglichkeit 139 8. Figure of Merit (FOM) 140 9. Modellierung der Epi-Variante 141 10. HF-Charakterisierung 142 iv
5.2.2 Zur Implantation-Stufe (Sidewall)-Variante 144 1. Beschreibung eines MOSFET mit L=100nm und N A=1E18cm -3 144 2. MOSFET mit L=50nm und N A=1E18cm -3 146 3. MOSFET mit L=50nm und N A=7E18cm -3 146 4. Einsatzspannungsverschiebung aufgrund von QME 149 5.2.3 Zur Vertikalen Double-Gate (DG)-Variante 151 5.3 Vergleich von Meßergebnissen und Simulationsergebnissen 155 5.4 Zusammenfassung 156 Kapitel 6 Versuch einer Darstellung und Bewertung möglicher Anwendungen 157 6.1 Logikbausteine 158 6.1.1 AND- und OR-Verknüpfung 158 6.1.2 NAND-Verknüpfung 159 6.2 Speicherbausteine 161 6.2.1 Dynamisches RAM (DRAM) 161 6.2.2 Statisches RAM (SRAM) 165 6.2.3 Negative Differential Resistance SRAM (NDR-SRAM) 167 6.2.4 Elektrisch Programmierbares ROM (EPROM) 168 6.2.5 Programmierbares ROM (PROM) 169 6.2.6 Phase-State Low Electron number Drive Memory (PLEDM) 171 6.3 Hoch-Volt/Leistungs-MOSFETs 173 6.3.1 Vertikaler Hoch-Volt-Transistor für Flash-EPROMs 173 6.3.2 Vertikaler Leistungs-MOSFET (CoolMOS TM ) 174 6.4 Optoelektronische Bausteine 176 6.3.1 Fotodiode 176 6.3.2 Charge Coupled Device (CCD) 178 Kapitel 7 Zusammenfassung und Ausblick 180 7.1 Zusammenfassung 180 7.2 Ausblick 182 v