Protokoll zu Grundelemente der Digitaltechnik

Protokoll zu Grundelemente der Digitaltechnik Ronn Harbich 22. uli 2005

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 2 Vorwort Das hier vorliegende Protokoll wurde natürlich mit größter Sorgfalt angefertigt. Trotzdem sind mit an Sicherheit grenzender Wahrscheinlichkeit Fehler in dieser Aufzeichnung enthalten. Falls der Leser ein Fehler erkennt, möge er mir bitte diesen unter ronn.harbich@student.uni-magdeburg.de mitteilen.

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 3 Inhaltsverzeichnis 1. VORBEREITUNGSAUFGABEN 4 1.1. Logische Basisgatter 4 1.2. D-Flip-Flop und -Master-Slave-Flip-Flop 5 1.2.1. Das D-Flip-Flop 5 1.2.2. Das -Master-Slave-Flip-Flop 5 1.3. Von der Wahrheitstabelle zur kombinatorischen Schaltung 5 1.4. 4-Bit parallel-in/-out Register 6 1.5. 4-Bit seriell-in/parallel-out Register 6 1.6. Snchroner und asnchroner 4-Bit-Binärzähler 7 1.6.1. Snchroner Zähler 7 1.6.2. Asnchroner Zähler 7 1.6.3. Impuls-Diagramm zum 4-Bit-Binärzähler 8 1.7. enngrößen digitaler Gatter 8 2. VERSUCHSAUFGABEN 9 2.1. Basisgatter 9 2.2. Code-Wandler 9 2.3. ombinatorische Schaltung 10 2.4. Flip-Flops 11 2.4.1. D-Flip-Flop 11 2.4.2. -Flip-Flop 12 2.5. Register 12 2.5.1. 4-Bit parallel-in/-out Register 12 2.5.2. 4-Bit seriell-in/parallel-out Register 13 2.6. Zähler 13 2.6.1. Asnchroner 4-Bit-Binärzähler 13 2.6.2. Snchroner 4-Bit-Binärzähler 16 2.7. Dnamisches Verhalten 16

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 4 1. Vorbereitungsaufgaben 1.1. Logische Basisgatter Gatter NOT (nicht) AND (und) NAND (nicht und) OR (oder) algebraisches Smbol Schaltnetz-Smbol Wahrheitstabelle Beschreibung oder 0 1 1 0 1 oder oder + & & >=1 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 1 1 0 1 1 1 1 Das NOT-Gatter (auch Negator) dient zum Invertieren der beiden logischen Wahrheitswerte Null und Eins. Dies bedeutet, dass am Ausgang des Gatters genau dann die logische Eins anliegt, wenn der Eingang mit der logischen Null belegt ist und dann und nur dann eine Null am Ausgang anliegt, wenn der Eingang mit Eins belegt ist. Am Ausgang des AND-Gatters liegt dann und nur dann eine logische Eins an, wenn die beiden Eingänge jeweils den Wert logisch Eins haben. Am Ausgang des NAND-Gatters liegt im Gegensatz zum AND- Gatter immer nur dann eine logische Eins an, wenn an beiden Eingängen nicht jeweils der Wert Eins anliegt. Mit Hilfe des NAND- Gatters lassen sich alle anderen Gatter realisieren, was dieses Gatter aufgrund einfacher technischer Bauweise geradezu für den technischen Einsatz prädestiniert. Bei dem OR-Gatter hat der Ausgang den Wert logisch Eins genau dann, wenn an beiden Eingängen nicht jeweils eine logische Null anliegt. NOR (nicht oder) >=1 0 0 1 0 1 0 1 0 0 1 1 0 Am Ausgang des NOR-Gatters liegt im Gegensatz zum OR- Gatter immer nur dann eine logische Eins an, wenn an beiden Eingängen jeweils der Wert Null anliegt. EXOR (eklusives oder) oder = 1 0 0 0 0 1 1 1 0 1 1 1 0 Bei dem EXOR-Gatter wird der Ausgang nur dann den Wert Eins annehmen, wenn beide Eingänge zueinander unterschiedliche Wahrheitswerte haben. EXOR wird daher auch als Antivalenz 1 bezeichnet. 1 Antivalenz (Wertungleichheit) ist das Gegenteil von Äquivalenz (Wertgleichheit)

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 5 1.2. D-Flip-Flop und -Master-Slave-Flip-Flop 1.2.1. Das D-Flip-Flop Reset Data Abbildung 1: D-Flip-Flop Das D(ela)-Flip-Flop (Abbildung 1) ist ein besonderes Flip-Flop, welches aus den beiden Eingänge Data und besteht. An dem Data-Eingang liegt zu jeder Zeit entweder das Datum Null oder Eins an. Sobald am -Eingang eine logische Eins an liegt, wird das zu diesem Zeitpunkt am Data- Eingang befindliche Datum an den Ausgang weiter geleitet, anderen Falls behält dieser Ausgang seinen ursprünglichen Zustand bei. Die nun folgende Zustandstabelle fasst die genannten Sachverhalte zusammen: 1.2.2. Das -Master-Slave-Flip-Flop Data n + 1 n + 1 0 0 n 0 1 n n n 1 0 0 1 1 1 1 0 Set RS-Flip-Flop R R S S Abbildung 2: -Master-Slave-Flip-Flop Wie sich in Abbildung 2 erkennen lässt besteht das -Master-Slave-Flip-Flop aus zwei hintereinander geschalteten -Flip-Flops. 1.3. Von der Wahrheitstabelle zur kombinatorischen Schaltung f (,,, ) f (,,, ) 1 2 n 1,n 1 2 n m,n 1 2 n 1,1 1,2 1,n 1,1 1,m n 2,1 n n 2,2 2,n n n 2,1 Abbildung 3: Wahrheitstabelle W 2,m

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 6 Es sei die durch die n-stelligen boole schen Funktionen f : { 0;1} n { 0;1} n,m ; mit i= 1,,m; m 2 i,n < 2n induzierte Wahrheitstabelle W (Abbildung 3) gegeben. Um nun eine kombinatorische Schaltung zu Erzeugen, ist es zunächst notwendig die so genannten disjunktiven Normalformen (DNF) der einzelnen boole schen Funktionen f i,n aus dieser Wahrheitstabelle zu erzeugen. Dies geschieht mit Hilfe des folgenden Algorithmus, der die Normalform zur Funktion fi,n liefert: ( ) function getdnf W,i for j 1; j 2 ; j n ( = ++ ) if ( j,i == 1) end if end for return DNF end function ( = ++ ) for k 1; k n; k konj: = konj == 1? " " : " " end for DNF : = DNF konj konj: = "" (( j,k ) k k ) Als nächstes können die einzelnen Normalformen noch mittels arnaugh-veitch-diagramm oder algebraischer Gesetze vereinfacht werden. Schlussendlich muss nur noch entsprechend der vereinfachten disjunktiven Normalformen die kombinatorische Schaltung mittels der Basis-Gatter aufgebaut werden. 1.4. 4-Bit parallel-in/-out Register Die folgende Abbildung 4 zeigt ein 4-Bit parallel-in/-out Register, welches aus D-Flip-Flops aufgebaut ist: 1 2 3 4 D D D D D1 D2 D3 D4 Abbildung 4: 4-Bit parallel-in/-out Register 1.5. 4-Bit seriell-in/parallel-out Register Abbildung 5 veranschaulicht ein 4-Bit seriell-in/parallel-out Register, das mit D-Flip-Flops realisiert wurde: 1 2 3 4 Data D D D Abbildung 5: 4-Bit seriell-in/parallel-out Register D

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 7 1.6. Snchroner und asnchroner 4-Bit-Binärzähler 1.6.1. Snchroner Zähler Die nachstehende Abbildung 6 zeigt einen mittels -Flip-Flops realisierten snchronen 4-Bit-Binärzähler: 1 2 3 4 1 1.6.2. Asnchroner Zähler Abbildung 6: Snchroner 4-Bit-Zähler Die Abbildung 7 stellt einen asnchronen 4-Bit-Binärzähler dar: 1 2 3 4 1 Abbildung 7: Asnchroner 4-Bit-Binärzähler

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 8 1.6.3. Impuls-Diagramm zum 4-Bit-Binärzähler Abbildung 8 veranschaulicht das Impuls-Diagramm (9 Impulse) zum 4-Bit-Binärzähler (positiv flankengesteuert): 1 2 3 4 1.7. enngrößen digitaler Gatter Gatter-enngrößen: Pegelspannungen Schaltzeit Störabstand Signalverzögerungszeiten Störsicherheit Signalübergangszeiten (Impulsflankendauer) Abbildung 8: Impuls-Diagramm zum 4-Bit-Binärzähler

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 9 2. Versuchsaufgaben 2.1. Basisgatter 74HC00 (NAND-Gatter) A= = ( ) : 74HC10 (NAND-Gatter) ( ) ( ) 74H02 (NOR-Gatter) A= = ( ) : 74H86 (EXOR-Gatter) A = : 2.2. Code-Wandler A 0 0 1 0 1 1 1 0 1 1 1 0 ( ) ( ) ( ( ) ) A= z= z : z A 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 A 0 0 1 0 1 0 1 0 0 1 1 0 A 0 0 0 0 1 1 1 0 1 1 1 0 Die folgende Wahrheitstabelle repräsentiert einen 1-aus-4-Decoder: Eingang Ausgang S5 S6 Y1 Y2 Y3 Y4 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 Eine Realisierung des Code-Wandlers mittels NAND-Gatters soll an dieser Stelle erfolgen. Zunächst einmal werden die disjunktiven Normalformen der einzelnen Ausgänge gebildet und anschließend zu Gleichungen mit nur NAND-Gattern umgeformt:

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 10 ( ( )) ( ) ( ) ( ) ( ) Y = S S = S S = S S 1 5 6 5 6 5 6 ( ) ( ) ( ) ( ) ( ) ( ) Y = S S = S S = S S 2 5 6 5 6 5 6 Y = S S = S S = S S 3 5 6 5 6 5 6 Y = S S = S S = S S 4 5 6 5 6 5 6 Als nächstes wird das Schaltnetz mit NAND-Gattern erstellt: Y 1 Y 2 Y 3 S 5 S 6 Y 4 Abbildung 9: 1-aus-4-Decoder mit NAND-Gattern Im weiteren Verlauf soll nun der gleiche Code-Wandler mit NOR-Gattern realisiert werden: ( ) ( ) ( ) ( ) Y1 = S5 S6 = S5 S6 = S5 S6 Y = S S = S S = S S = S S ( ) ( ) ( ) ( ) ( ) ( ) 2 5 6 5 6 5 6 5 6 Y = S S = S S = S S = S S 3 5 6 5 6 5 6 5 6 Y = S S = S S = S S = S S 4 5 6 5 6 5 6 5 6 Y 4 Y 3 Y 2 S 5 S 6 Y 1 2.3. ombinatorische Schaltung Abbildung 10: 1-aus-4-Decoder mit NOR-Gattern Die nachstehende Tabelle stellt die Schaltbelegungen einer zu entwerfenden kombinatorischen Schaltung dar: Eingang Ausgang S1 S2 S3 S4 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 1 1 1 0 1 1

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 11 1 1 1 1 1 0 0 Anhand der Schaltbelegungstabelle lassen sich leicht die disjunktiven Normalformen der einzelnen Ausgänge bilden und mit Vereinfachung und mit Umwandlung in NAND-NOR-Gleichungen entstehen kommende Gleichungen für die Ausgänge Y 0, Y1 und Y 2 : ( ) ( ) ( S1 S2) ( S3 S4) ( S S ) ( S S ) Y0 = S1S2 S3 S4 = ( ( )) = 1 2 3 4 = Y = S S = S S = S S Y = S ( S1 S2) ( S3 S4) ( ) ( ( )) ( ) 1 1 3 1 3 1 3 2 1 Im nächsten Schritt werden die Gleichungen mittels Basis-Gatter zu einer kombinatorischen Schaltung realisiert: S 1 S 2 Y 0 S 3 S 4 Abbildung 11: kombinatorische Schaltung Schlussendlich soll noch eine Betrachtung der Ausgangswerte bei nicht definierten Eingangswerten unternommen werden: Eingang Ausgang S1 S2 S3 S4 Y2 Y1 Y0 7-Seg. 0 0 1 0 0 1 0 2 0 1 0 0 1 0 0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 1 0 3 1 0 0 0 0 0 1 4 1 0 0 1 1 0 1 5 1 0 1 0 0 0 1 4 1 0 1 1 0 0 1 4 1 1 0 0 0 0 1 4 1 1 0 1 1 0 1 5 1 1 1 0 0 0 1 4 2.4. Flip-Flops 2.4.1. D-Flip-Flop Zustandstabellen eines D-Flip-Flops im 74HC74 Schaltkreis: Data n + 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 Y 1 Y 2 0 n 1 BCD 7-Seg.

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 12 1 0 1 0 1 1 0 1 1 1 1 1 Das D-Flip-Flop ist positiv flankengesteuert. 2.4.2. -Flip-Flop Data n + 1 0 0 n 0 1 n 1 0 0 1 1 1 Zustandstabellen eines -Flip-Flops im 74HC76Schaltkreis: n + 1 n 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 speichern rücksetzten setzen wechseln n + 1 0 0 n speichern 0 1 0 rücksetzten 1 0 1 setzen 1 1 n Das -Flip-Flop ist negativ flankengesteuert. 2.5. Register 2.5.1. 4-Bit parallel-in/-out Register wechseln Das 4-Bit parallel-in/-out Register wurde nach dem in Abschnitt 1.4 angefertigten Schaltnetz aufgebaut und folgend die Bits 0, 0, 1 und 1 an den Eingängen D 1, D 2, D3 und D4 angelegt. Wie zu erwarten lagen dann an den Ausgängen 1 bis 4 die gleichen Bits an.

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 13 2.5.2. 4-Bit seriell-in/parallel-out Register Analog wurde auch hier das Register nach dem Schaltnetz in Abschnitt 1.5 aufgebaut. Das Verhalten der Ausgänge 1 bis 4 bei der Eingabe des Wortes 0011 zeigt das nachstehende Impuls- Diagramm: T1 T2 T3 T4 T5 T6 T7 T8 Data 1 2 3 4 Abbildung 12: Impuls-Diagramm des 4-Bit seriell-in/parallel-out Registers Ab dem 7. Takt wird das Wort 0011 aus dem Register heraus geschoben. 2.6. Zähler 2.6.1. Asnchroner 4-Bit-Binärzähler Ein im Versuch realisierter asnchroner Zähler mit Impuls-Diagramm: 1 1 2 3 BCD 7-Seg. 4 Abbildung 13: Asnchroner 4-Bit-Binärzähler

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 14 0 1 2 3 4 5 6 7 8 1 2 3 4 Abbildung 14: Impuls-Diagramm des asnchronen Binärzählers Im Folgenden wurden die einzelnen Ausgänge 1 bis 4 über dem Taktsignal () oszillographiert (negativ flankengesteuert): Der Ausgang 1 invertiert mit jedem Takt seinen logischen Zustand: Abbildung 15: Taktsignal (gelb) und Ausgang 1 (blau)

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 15 Der Ausgang 2 invertiert mit jedem zweiten Takt seinen logischen Zustand: Abbildung 16: Taktsignal (gelb) und Ausgang 2 (blau) Der Ausgang 3 invertiert mit jedem viertem Takt seinen logischen Zustand: Abbildung 17: Taktsignal (gelb) und Ausgang 3 (blau)

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 16 Der Ausgang 4 invertiert mit jedem achtem Takt seinen logischen Zustand: Abbildung 18: Taktsignal (gelb) und Ausgang 4 (blau) Allgemein invertiert der 2.6.2. Snchroner 4-Bit-Binärzähler n -te Ausgang seinen logischen Wert mit jedem n 1 2 -ten Takt. Ein snchroner Zähler, der aber im Versuch nicht aufgebaut und weiter untersucht wurde: BCD 7-Seg. 1 2 3 4 1 2.7. Dnamisches Verhalten Abbildung 19: Snchroner 4-Bit-Binärzähler Im weiteren Verlauf wurde ein reales NAND-Gatter mittels Digital-Oszilloskop untersucht. Hierzu wurde ein Taktsignal, das in den folgenden Abbildungen gelb dargestellt ist, an den beiden Eingängen angelegt. Der blau gekennzeichnete Verlauf in den Oszillogrammen veranschaulicht den Ausgang des NAND-Gatters. Das Oszilloskop zeigt interessante Eigenschaften des Gatters:

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 17 Die nachstehende Abbildung 20 veranschaulicht den Verlauf der Eingangsspannung (gelb) und den der Ausgangsspannung (blau). Leicht lässt sich erkennen, dass das Eingangssignal, wie gewünscht, invertiert wird und, dass die Signale zu den Flanken hin nicht wirklich rechteckförmig sind: Abbildung 20: Eingang (gelb) und Ausgang (blau) eines NAND-Gatters

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 18 Abbildung 21 verdeutlicht besonders gut die Verzögerung mit der das Gatter den Ausgangswert setzt. So beginnt das Gatter den Ausgangswert erst ab einer bestimmten Spannung, der so genannten Pegelspannung (hier high), auf low zu setzen. Dieses Verfahren ist unbedingt notwendig, um sicher zu gehen, dass das Gatter nicht Aufgrund von Störeinflüssen sein Ausgangswert ändert. Die sich daraufhin ergebene Gatterlaufzeit beträgt bei dem betrachtetem NAND-Gatter etwa 60ns: Abbildung 21: Detaillierte Betrachtung der Signale bei steigender Flanke des Taktsignals

Ronn Harbich Protokoll zu Grundelemente der Digitaltechnik 19 Ein analoges Verhalten des Gatters zeigt sich bei der Betrachtung des Eingangssignals an der fallenden Flanke: Abbildung 22: Detaillierte Betrachtung der Signale bei fallender Flanke des Taktsignals