Funktions-Blockschaltbild des Mikroprozessors 8085

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Matthias Böhm
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1 INTA RST5.5 RST7.5 Zeit und Ablaufsteuerung READY HOLD RESET IN Adressenbus AdressenDatenBus FunktionsBlockschaltbild des Mikroprozessors 8085

2 READY HOLD 4OLDA IVTR I NTA I Daten werden mit der steiqenden Flanke von WR uberqeben. Wahrend der ~etriebsarten ))Hold((, ))Halt(( und ))~eset(yist der Ausgang hochohmig. Ein HSignal an READY wahrend eines Lese oder Schreibzyklus zeigt an, dass der Speicher oder der Peripherie Baustein zum Ausgeben oder Aufnehmen von Daten bereit ist. Wenn der READYEingang LSignal fuhrt, wartet die Zentraleinheit uber eine ganze Zahl von Taktperioden, bis READY auf HPegel ubergeht, worauf der Lese oder Schreibzyklus beendet wird. HOLD zeigt an, dass eine andere Einheit den Adressen und DatenBus anfordert. Nach dem Eintreffen der HOLD Anforder~~ng gibt die Zentraleinheit den Bus frei, sobald die augenblicklich ablaufende BusOperation beendet ist. Interne Operationen korrnen weiterhin ablaufen. Der Mikroprozessor hat erst dam wieder Zugang zum Bus, wenn das Signal HOLD zuruckgenommen wird. Sobald das HOLDSignal quittiert ist, werden die Adressen und DatenLeitungen sowie RD, WR und IOIM hochohmig. Quitt~lng von HOLD: Das Signal zeigt an, dass die Zentraleinheit eine HOLDAnforderuog err~pfanger~ hat und den Bus in der nachsten Taktperiode freigeben wird. HLDA geht auf LSignal uber, sobald die HOLDAnforderung zuruckgenommen ist. Die Zentraleinheit ubernimmt den Bus eine halbe Taktperiode nach dem Ubergang von HLDA auf LPegel. UnterbrechungsAnforderung: Der Eingang wird als allgemeiner lnterrupteingang verwendet. Er wird nur wahrend der vorletzten Taktperiode eines Befehls abgefragt sowie wahrend der Zustande ))Hold<( und ))Halt((. Wenn der Eingang aktiv ist, wird das Inkrementieren des Programmzahlers (PC) gesperrt und l NTA ausgegeben. Wahrend dieses Zyklus kann ein RESTARToder CALLBefehl fur den Sprung zu dem lnterrupt Bedienungsprogramm eingefiigt werden. Der Eingang lntr wird uber Software freigegeben und gesperrt. Er wird ferner durch ))Reset(( sowie unmittelbar nach Annahme einer Unterbrechungsanforderung gesperrt. INTERRUPTQIrittung: Der Ausgang wird in dem Befehlszyklus nach Annahme eines INTRSignals anstelle von verwendet (und hat den gleichen Zeitablauf). Er kann zur Aktivier~lng des UnterbrechungsSteuerbausteins SAB859A oder eines anderen I nterruptkanals verwendet werden. RESTARTInterrupt: Diese drei Eingange haben den gleichen Zeitablauf wie INTR, bewirken jedoch, dass automatisch ein interner RESTARTBefehl eingefijgt wird. Die Prioritat dieser InterruptEingange ist so geordnet, wie in nachfolgender Tabelle gezeigt. Diese Interrupts haben eine hohere Prioritat, als IN'TR. Aul3erdem konnen sie d~~rch Verwendung des Befehls SIM einzeln maskiert werden. Der InterruptEingang TRAP ist ein nicht maskierbarer RESTARTInterruptEingang. Er wird gleichzeitig mit INTR oder

3 READY HOLD HOLDA l NTR l NTA RST 5.5 RST 6.5 RST 7.5 TRAP I Daten werden mit der steigenden Flanke von WR ubergeben. Wahrend der ~etriebsarten ))Hold((, ))Halt(( und ))~eset(list der Ausgang hochohmig. Ein HSignal an READY wahrend eines Lese oder Schreibzyklus zeigt an, dass der Speicher oder der Peripherie Baustein zum Ausgeben oder Aufnehmen von Daten bereit ist. Wenn der READYEingang LSignal fijhrt, wartet die Zentraleinheit ijber eine ganze Zahl von Taktperioden, bis READY auf HPegel iibergeht, worauf der Lese oder Schreibzyklus beendet wird. HOLD zeigt an, dass eine andere Einheit den Adressen und DatenBus anfordert. Nach dem Eintreffen der HOLD Anforderung gibt die Zer~traleir~heit den Bus frei, sobald die augenblicklich ablaufende BusOperation beendet ist. Interne Operationen konnen weiterhin ablaufen. Der Mikroprozessor hat erst dann wieder Zugang zum Bus, wenn das Signal HOLD zuruckgenommen wird. Sobald das HOLDSignal quittiert ist, werden die Adressen und DatenLeitungen sowie RD, WR und IOIM hochohmig. Quitturlg von HOLD: Das Signal zeigt an, dass die Zentraleinheit eine HOLDAnforderung empfangen hat und den Bus in der nachsten Taktperiode freigeben wird. HLDA geht auf LSignal uber, sobald die HOLDAnforderung zuruckgenommen ist. Die Zentraleinheit ubernimmt den Bus eine halbe Taktperiode nach dem Ubergang von HLDA auf LPegel. UnterbrechungsAnforderung: Der Eingang wird als allgemeiner lnterrupteingang verwendet. Er wird nur wahrend der vorletzten Taktperiode eines Befehls abgefragt sowie wahrend der Zustande ))Hold(( ~ ~ ))Halt((. n d Wenn der Eingang aktiv ist, wird das Inkrementieren des Programmzahlers (PC) gesperrt und lnta ausgegeben. Wahrend dieses Zyklus kann ein RESTARToder CALLBefehl fur den Sprung zu dem lnterrupt Bedienungsprogramm eingefugt werden. Der Eingang INTR wird ijber Software freigegeben und gesperrt. Er wird ferner durch ))Reset(( sowie unmittelbar nach Annahme einer Unterbrechungsanforderung gesperrt. IN'TERRUPTQuittung: Der Ausgang wird in dem Befehlszyklus nach Annahme eines INTRSignals anstelle von RD verwendet (und hat den gleichen Zeitablauf). Er kann zur Aktivierung des UnterbrechllngsSteuerbausteins SAB859A oder eines anderen InterrllptKanals verwendet werden. RESTARTInterrupt: Diese drei Eingange haben den gleichen Zeitablauf wie INTR, bewirken jedoch, dass automatisch ein interner RESTARTBefehl eingefugt wird. Die Prioritat dieser InterruptEingange ist so geordnet, wie in nachfolgender Tabelle gezeigt. Diese Interrupts haben eine hohere Prioritat, als IN'TR. A1~8erdem konnen sie durch Verwendung des Befehls SIM einzeln maskiert werden. Der InterruptEingang TRAP ist ein nicht maskierbarer RESTARTInterr~~ptEingang. Er wird gleichzeitig mit INTR oder

4 RESET IN RESET OUT SLK RST abgefragt und von keiner Maske oder Interrupt Freigabe beeinflusst. Er hat von allen InterruptEingangen die hochste Prioritat (siehe nachfolqende Tabelle). Ein LSignal an diesem Eingang setzt den Programmzahler auf 0 und das InterruptFreigabe sowie HLDAFlipflop zuruck. Der Daten und AdressenBus sowie die Steuerleitungen sind, solange RESET ansteht, hochohmig. Da RESET asynchron arbeitet, konnen die internen Register und Flags des Prozessors durch RESET mit undefinierbaren Ergebnissen verandert werden. REST IN ist ein SchmittTriggerEingang und ermoglicht den Anschluss einer RCKombination zur RESETVerzogerung beim Zuschalten der Versorgungsspannung. Die Zentraleinheit bleibt so lange zuruckgesetzt, wie REST IN ansteht. Zeigt an, dass die Zentraleinheit ruckgesetzt wird. Dieser Ausgang kann als SystemRucksetzsignal verwendet werden. Das Signal ist mit dem ProzessorTakt synchronisiert. Seine Dauer erstreckt sich uber eine ganze Zahl von Taktperioden. An XI und X wird ein Quarz, eine LC oder eine RCKombination zur Anregung des internen Taktgenerators angeschlossen. XI kann auch als Eingang fur einen externen Takt verwendet werden. Die Eingangsfrequenz wird halbiert und ergibt die interne Arbeitsfrequenz des Prozessors. Taktausgang zur Verwendung als Systemtakt. Die Periodendauer des Signals CLK betragt das Doppelte der EingangsPeriodendauer an XI, X Eingang fur serielle Datenubertragung. Der Zustand dieses Eingangs wird bei jeder Ausfuhrung eines RIMBefehls in das Bit 7 des Akkumulators ljbertragen. Ausgang fur serielle Datenubertragung. Der Ausgang SOD wird entsprechend der Form des Befehls SIM gesetzt bzw. ruckgesetzt. UnterbrechungsPrioritaten, RestartAdressen und Ansprechbedingungen ' Bezeichnung TRAP RST 7.5 RST 6.5 RST 5.5 l NTR ') Vor dem Sprung zur angegebenen Adresse legt der Prozessor den Programmzahlerstand (PC) im Stack ab. ) Die Sprungadresse hangt von dem BefehI ab, welcher der CPU bei Quittung der InterruptAnforderung gegeben wird. Prioritat I Sprungadressen I) 4H 3CH 34H CH ). Art der Triggerung Ansteigende Flanke und HPegel bis zur Abfrage Ansteigende Flanke (wird gespeichert) HPegel bis zur Abfrage HPegel bis zur Abfrage HPegel bis zur Abfrage

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