5. Beispiele verschiedener Mikrocontroller

Transkript

1 5.1 MC68HC11E - ein einfacher Mikrocontroller 8-Bit-Mikrocontroller Mitglied der MC68HC11-Familie Der MC68HC11E zeichnet sich durch besonders flexible und umfangreiche EA sowie Zähler und Zeitgeber aus 1 Einordnung in die Familie A-Serie: MC68HC11Ax Grundmodell, z.b. MC68HC11A8 mit 8-KByte-ROM, 256-Byte-RAM, 512- Byte-EEPROM, 8 x 8-Bit-DA-Wandler D-Serie: MC68HC11Dx Economie-Version mit weniger Speicher und Peripherie E-Serie: MC68HC11Ex Besonders flexible E/A, kombiniertes EPROM/EEPROM F-Serie: MC68HC11Fx High-Speed Version, nicht gemultiplexter externer 4 Mhz Bus, 1-KByte- RAM, extra E/A-Kanäle G-Serie: MC68HC11Gx Version mit 10-Bit-DA-Wandler, verbesserte Zeitgeber K-Serie: MC68HC11Kx Hochleistungsversion mit hoher Geschwindigkeit, großem Speicher und Speicherverwaltung L-Serie: MC68HC11Lx Low-Power Version, großes ROM (16 KBytes), statisches Design (Taktfrequenzen bis 0 Hz) M-Serie: MC68HC11Mx Basierend auf K-Serie, zusätzlicher mathematischer Coprozessor, mehr DMA-Kanäle P-Serie: MC68HC11Px Low-Power Version, zusätzliche serielle Kanäle 2

2 Prozessorkern CISC-Architektur Taktfrequenz bis 6 MHz 8 Bit Datenbus, 16 Bit Adressbus 2 x 8 Bit oder 1 x 16 Bit Akkumulatorregister 2 x 16 Bit Indexregister 6 Adressierungsarten Gemeinsame Adressierung (Memory mapped IO) 16 / 16 Bit Division 8 x 8 Bit Multiplikation Speicher statisches RAM ROM oder EPROM, EEPROM 3 Zeitgeber und Ein-/Ausgabeeinheiten 5 parallele Ein-/Ausgabeeinheiten, insgesamt 38 Bit 1 synchrone serielle Ein-/Ausgabeeinheit 1 asynchrone serielle Ein-/Ausgabeeinheit 1 Watchdog 1 Zähler-/Zeitgebereinheit mit einem 16-Bit-Zähler und 8 Capture-und-Compare-Kanälen 8 Digital/Analog-Wandlerkanäle, jeweils 8 Bit 8-Bit-Erweiterungsbus im Daten-/Adressmultiplexing, 16- Bit-Adressen 4

3 Aufbau: MODA MODB Quarz IRQ XIRQ Reset Betriebsart- Steuerung Takt Unterbrechungs- Steuerung ROM oder EPROM (siehe Tabelle) Watchdog Puls Akkumulator Period. Unterbrechung Zähler/ Zeitgeber Capture/ Compare Prozessorkern Erweiterungsbus Adressen (8-15) Daten/Adressen (0-7) Synchrone serielle Schnittstelle (SPI) EEPROM (siehe Tabelle) RAM (siehe Tabelle) Asynchrone serielle Schnittstelle (SCI) Analog/Digital Wandler Parallele Schnittstelle A Parallele Schnittstelle B Parallele Schnittstelle C Parallele Schnittstelle D Parallele Schnittstelle E Capture / Compare, Parallele EA Erweiterungsbus Adressen (8-15), Parallele EA Erweiterungsbus Sync. & async. serielle EA, Daten / Adressen (0-7), Parallele EA Parallele EA Analoge EA, Parallele EA Typ RAM ROM EPROM EEPROM MC68HC11E0 512 Bytes MC68HC11E1 512 Bytes Bytes MC68HC11E9 512 Bytes 12 KBytes Bytes MC68HC711E9 512 Bytes - 12 KBytes 512 Bytes MC68HC11E Bytes 20 KBytes Bytes MC68HC711E Bytes - 20 KBytes 512 Bytes MC68HC811E2 256 Bytes KBytes Prozessorkern Programmiermodell: 8- und 16 Bit Datentypen, Einzelbits 15 D 0 7 A 0 7 B 0 16 Bit Akkumulator D oder 8 Bit Akkumulatoren A & B 15 IX 0 16 Bit Indexregister IX 15 IY 0 16 Bit Indexregister IY 15 SP 0 16 Bit Kellerzeiger SP (Stack Pointer) 15 PC 0 16 Bit Programmzähler PC (Program Counter) 7 PSW 0 S X H I N Z V C 8 Bit Prozessorstatuswort (C = Carry, V = Overflow, Z = Zero, N = Negative, H = Half Carry, S = Stop Disable, X, I = Interrupt Masken) 6

4 Adressierungsarten: Einadressformat: Akku = Akku + Operand Unmittelbar ADDA 5 A = A + 5 8B 05 Adressdirekt ADDA ($2000) A = A + (2000 h ) BB Adressdirekt ADDA ($20) A = A + (20 h ) 9B 20 verkürzte Adr. Registerindirekt ADDA (IX + 5) A = A + (IX + 5) AB 05 Inhärent ABA A = A + B 1B PC Relativ BRA (PC + $10) 25 0A Unterbrechungsbehandlung Einfacher Vektorinterrupt Vektoren fest den Komponenten und 2 externen Interrupt- Eingängen zugeordnet 32 Vektoren (5 Bit Vektorbreite) 64 Bit Vektortabelle (16 Bit pro Eintrag = Adressbreite) Vektortabelle fest am Ende des Adressraums positioniert (FFC0 - FFFF) Feste Prioritäten 8

5 Adresse Vektor Priorität Unterbrechungsquelle Maskenbit FFC0 h FFD5 h 0 10 nieder reserviert - FFD6 h 11 Asynchrone serielle Schnittstelle SCI I FFD8 h 12 Synchrone serielle Schnittstelle SPI I FFDA h 13 Puls Akkumulator Flanke I FFDC h 14 Puls Akkumulator Überlauf I FFDE h 15 Zeitgeber Überlauf I FFE0 h 16 Capture 4 / Compare 5 I FFE2 h 17 Compare 4 I FFE4 h 18 Compare 3 I FFE6 h 19 Compare 2 I FFE8 h 20 Compare 1 I FFEA h 21 Capture 3 I FFEC h 22 Capture 2 I FFEE h 23 Capture 1 I FFF0 h 24 Periodischer Interrupt I FFF2 h 25 Externer Interrupt-Eingang IRQ I FFF4 h 26 Externer Interrupt-Eingang XIRQ X FFF6 h 27 Software Interrupt keines FFF8 h 28 Unbekannter Befehlscode (Trap) keines FFFA h 29 Watchdog keines FFFC h 30 Taktfehler keines FFFE h 31 hoch Rücksetzen keines Externe Interrupt-Eingänge: XIRQ: IRQ: quasi nicht maskierbarer Interrupt, nach Reset zunächst maskiert, Freigabe per Software durch X-Bit im CCR, Freigabe ist irreversibel maskierbarer Interrupt, Freigabe und Sperre durch I-Bit im CCR Eine der I-maskierten Unterbrechungsquellen kann durch ein Register (HPRIO) über alle anderen gehoben werden 10

6 5.1.3 Speicher und Adressraum 0000 h RAM Bytes alle nicht belegten Adressen können von externen Komponenten belegt werden (sofern Erweiterungsbus aktiv, siehe später) 1000 h Ein-/Ausgabe Zähler/Zeitgeber 64 Bytes 8600 h EEPROM Bytes EPROM / ROM KBytes FFFF h Interrupt Vektortabelle 64 Bytes EA-Einheiten, Zähler und Zeitgeber Digitale parallele EA Einheit Eingabe- Ausgabe- Bidirektionale Adresse Geteilt mit Bits Bits Bits A h Zähler/Zeitgeber B h Erweiterungsbus Adressen C h Erweiterungsbus Daten/Adr. D h Serielle E/A-Einheiten E A h Analog/Digital Wandler 12

7 Digitale serielle EA Synchrone serielle Schnittstelle (SPI) Asynchrone serielle Schnittstelle (SCI) Max. Baudrate async: 128 kbaud MOSI (Master Out Slave In) MISO (Master In Slave Out) SCK (Serial Clock) SS (Slave Select) TxD (Transmit Data) RxD (Receive Data) sync: 1,5 MBaud 13 Analog/Digital-Wandler interner Datenbus 8-Bit Ausgangsregister 1 Ausgangsregister 2 Ausgangsregister 3 Ausgangsregister 4 Digital DEMUX Wägeverfahren 32 µsec Wandlungszeit 8 Bit Auflösung 8 Kanäle Single oder Multiple Channel Operation Digitalwert 8-Bit AD-Wandler Analog- Signal Analog MUX... Analog In 7 Analog In 0 14

8 Zähler und Zeitgeber Taktgenerator AS (Address Strobe) 4 interner Prozessortakt prog. Vorteiler ( 2, 4, 16, 32) Takt für SPI prog. Vorteiler ( ) Takt für SCI prog. Vorteiler ( 2 13, 2 14, 2 15, 2 16 ) Periodische Unterbrechung (Real-Time Interrupt) Vorteiler ( 2 6 ) Puls-Akkumulator Puls-Akkum. Unterbrechung externer Eingang Vorteiler ( 2 15 ) Watchdog ( 1, 4, 16, 64) Prozessor rücksetzen Lebenszeichen prog. Vorteiler ( 1, 4, 8, 16) Capture- und Compare-Einheit 15 Capture- und Compare-Einheit Takt aus Vorteiler ( 1, 4, 8, 16) interner Datenbus Freilaufender Zähler 16 Bit Zählerbus Unterbrechung Compare-Register 1... Unterbrechung Compare 1... Compare-Register 4 Compare 4 Unterbrechung Capture-Register 1 Capture 1... Unterbrechung... Capture-Register 3 Capture 3 Unterbrechung Compare-Register 5 Compare 5/ Capture-Register 4 Capture 4

9 5.1.5 Erweiterungsbus Der MC68HC11E kennt 4 Betriebsarten (MODA/MODB Eingänge) Single Chip Mode Kein Erweiterungsbus (parallele Ports B und C nutzbar) Expanded Mode Erweiterungsbus aktiv (parallel Ports B und C nicht verfügbar) Test Mode Wie Expanded Mode, zusätzliche Debug- und Kalibrierungsregister ansprechbar Bootstrap Mode Wie Single Chip Mode, zusätzlich Boot-ROM eingeblendet 17 Aufbau des Erweiterungsbusses: Port B A 8 A 15 AS En MC68HC11E Port C Latch A 0 A 7 D 0 D 7 RW RW 18

10 5.4 MCore - optimiert für niedrigen Energieverbrauch Architektur bzw. Mikroarchitektur eines Prozessorkerns Primäres Ziel: niedriger Energieverbrauch Wird in verschiedenen Mikrocontrollerns verwendet, z.b. MMC2001, MMC2003, MMC2107, MMC2114,... Wir wollen uns hier auf die Energiespartechniken im Prozessorkern konzentrieren 19 Eigenschaften: skalare RISC Architektur Load/Store Konzept 32 Bit Datenbus, Register und Ausführungseinheiten 32 Bit Adressbus Feste 16 Bit Befehlslänge 4-stufige Pipeline 2 Registersätze mit je 16 Registern zum schnellen Kontextwechsel 8-, 16- und 32-Bit Datentypen Statisches und dynamisches Power-Management Statisches CMOS Design (bis 0 Hz Taktfrequenz) 33 MHz maximale Taktfrequenz 1,8 bis 3,6 Volt Versorgungsspannung 20

11 Operationswerk Steuerwerk Low-Power Betriebsart (LPMD) Registersatz Allgemeiner Registersatz 16 x 32 Bit Alternativer Registersatz 16 x 32 Bit Steuerregistersatz 13 x 32 Bit Betriebsartensteuerung Statisches Power- Management Verringerung der Busaktivitäten Multiplizierer, Dividierer, Barrel-Shifter Dynamisches Power- Management Befehls-Pipeline: 1. Befehl holen 2. Befehl decodieren / Register lesen 3. Befehl ausführen 4. Register schreiben Dynamisches Power-Management, Code-Dichte Addierer, Subtrahierer, Logische Operationen, Lade- und Speicheroperationen Dynamisches Power- Management Adresserzeugung Code-Dichte MCore Verringerung der Busaktivitäten Datenbus Adressbus Reduktion der Busaktivitäten und Erhöhung der Code-Dichte Benutzer Supervisor Reduktion der externen Busaktivitäten durch reichhaltigen Registersatz R0 (SP) R1 R2 R3 R4 R5 R6 R7 R0 (SP) R1 R2 R3 R4 R5 R6 R7 R0* R1* R2* R3* R4* R5* R6* R7* CR0 CR1 CR2 CR3 CR4 CR5 CR6 CR7 R8 R8 R8* CR8 R9 R9 R9* CR9 R10 R11 R10 R11 R10* R11* CR10 CR11 R12 R13 R12 R13 R12* R13* CR R14 R14 R14* R15 R15 R15* C C PC PC 22

12 Hohe Code-Dichte durch 16-Bit Befehlssatz Befehlscode Rx Adressierung mit einem Register Befehlscode Ry Rx Adressierung mit zwei Registern Befehlscode Immediate Rx Befehlscode Displacement Adressierung mit Register und unmittelbarer Konstanten Adressierung mit Displacement Befehlscode Rx Displacement Adressierung mit Register und Displacement Rx = Register R0... R Statisches Power Management Voll statisches Steuerwerk, bis zu 0 Hz Taktfrequenz Niedere Versorgungsspannung von 1.8 Volt Spezialbefehle und Ausgangssignale (LPMD = low power mode) um nicht benötigte Komponenten abzuschalten Modus (Befehl) LPMD1 LPMD0 Stop 0 0 Wait 0 1 Doze 1 0 Run

13 5.4.3 Dynamisches Power Management Power Aware Pipeline Die Pipeline erkennt und deaktiviert gerade nicht benötigte Komponenten Eine Addition aktiviert z.b. den Addierer, deaktiviert aber den Barrel-Shifter Unterschiedliche Datengrößen werden unterstützt Für 8 und 16 Bit Operationen werden unbenutzte Teile der internen 32 Bit Datenpfade und Verarbeitungseinheiten abgeschaltet 25 Gesamtverteilung des Energiebedarfs im Prozessorkern Taktleitungen: Datenpfade: Steuerlogik: 36% des gesamten Energiebedarfs 36% des gesamten Energiebedarfs 28% des gesamten Energiebedarfs => Optimierung der Taktleitungen und Sperrung von Teilen des Takt-Baumes (Clock Gating) kann viel Energie einsparen Die Pipeline sperrt z.b. den Takt für einige Komponenten während dem Auftreten von Pipeline-Hazards 26

14 5.5 Komodo - ein Forschungs-Mikrocontroller Java einfache Programmierung, Threads Echtzeit Zeitbedingungen, Scheduling Mehrfädige Prozessortechnik schneller Kontextwechsel Komodo Mikrocontroller Java Prozessor, mehrfädige Hardware, Thread-basierte Unterbrechungsbehandlung, Middleware 27 Das Komodo-Projekt ist in fünf Ebenen gegliedert Anwendung Middleware OSA+ Standard Klassen Driver.Klassen Garbage Collection Heap Traps Mem. Klasse Ethreads. Klasse Prioritäts- Manager Multithreading Komodo- Mikrocontroller Signal Einheit I/O Einheit Der Mikrocontroller ist die niedrigste Ebene 28

15 Prozessorkern mehrfädige 32 Bit Architektur bis zu 4 Hardware-Threads direkte Ausführung von Java Bytecode thread-basierte Unterbrechungsbehandlung extrem schneller Kontextwechsel (0 Taktzyklen) Speicher Schnittstelle für externen Arbeitsspeicher Datentransferpuffer für Ein-/Ausgabedaten Zeitgeber und Ein-/Ausgabeeinheiten 1 parallele und 2 serielle Ein-/Ausgabeschnittstellen 1 Capture- und Compare-Einheit 1 Zähler- und Zeitgebereinheit 29 Architektur des Komodo-Mikrocontrollers Quarz Prozessorkern Takt mehrfädige Java Pipeline Ein-/Ausgabe- Einheit Signal- Einheit Datentransfer- Puffer Speicherschnittstelle Weck-Einheit Parallele Ein- /Ausgabe- Einheit Serielle Ein- /Ausgabe- Einheit Capture- /Compare- Einheit Zähler- /Zeitgeber- Einheit Externer Speicher Externe Ereignisse Parallele EA Serielle EA Einfangen/Treffer Zählen/Takt 30

16 5.5.1 Prozessorkern Java Prozessor Ausführung von Java Bytecode direkt in Hardware (Einfache Bytecodes) Mikrocode (mittel-komplexe Bytecodes) Trap Routinen (komplexe Bytecodes) Stack-Register-Satz Hardware-Unterstützung für Garbage Collection 31 Mehrfädiger Prozessor Kann mehr als einen Thread gleichzeitig in der Pipeline verarbeiten Besitzt mehrere Programmzähler und Registersätze Extrem schneller Kontextwechsel Latenzen bei der Ausführung eines Threads können durch Instruktionen aus anderen Threads überbrückt werden Befehl holen Befehl dekodieren Stackadresse berechnen Stack- Zugriff Befehl ausführen, Speicherzugriff Thread-Kennung Thread-Kennung Thread-Kennung Thread-Kennung Thread-Kennung Befehl 5 (aus Thread 4) Befehl 4 (aus Thread 3) Befehl 3 (aus Thread 3) Befehl 2 (aus Thread 2) Befehl 1 (aus Thread 1) 32

17 Speicherschnittstelle Adressen Daten Adressen Befehle Mikrocode ROM Befehlsholeinheit PC1 PC2 PC3 PC4 IW1 IW2 IW3 IW4 Prioritätenmanager Befehlsdecodiereinheit Operandenholeinheit RS1 RS2 RS3 RS4 Speicherzugriffseinheit Ausführungseinheit Ein-/Ausgabezugriffseinheit Signaleinheit Peripherie- Signale... Adressen Daten Ein-/Ausgabeschnittstelle Mikroarchitektur: Mehrfädig (0 Takte Kontextwechsel) Bis zu 4 Hardware Threads Prioritäten-Manager für Echtzeit-Scheduling (in Hardware) Signaleinheit für externe Komponenten Stackregistersätze Echtzeit-Scheduling Erfolgt in Hardware durch den Prioritäten-Manager 2 Ebenen Scheduling: 1. Ebene: ordnet den Threads gemäß Echtzeit- Scheduling Prioritäten zu 2. Ebene: wählt den Thread höchster Priorität, der gerade keine Latenz besitzt => Kombination von Echtzeit-Scheduling und Latenzzeitnutzung 34

18 Unterstützte Echtzeit-Scheduling Verfahren: Fixed Priority Preemptive (FPP) Earliest Deadline First (EDF) Least Laxity First (LLF) Guarantied Percentage (GP) Das Scheduling wird in Hardware durchgeführt, um eine Entscheidung in einem Taktzyklus zu erlauben 35 Guaranteed Percentage Scheduling weist einem Thread einen garantierten Prozentsatz der Prozessorleistung zu, garantiert dies in einem kurzen Intervall Thread A, 30% Thread B, 20% Thread C, 40%... Thread A 30 Taktzyklen Thread B 20 Taktzyklen Thread C 40 Taktzyklen Thread A 30 Taktzyklen Thread B 20 Taktzyklen Thread C 40 Taktzyklen Taktzyklen 100 Taktzyklen 36

19 Klassen: Exakt Minimum Maximum ein Thread erhält genau den geforderten Prozentsatz ein Thread erhält mindestens den geforderten Prozentsatz ein Thread erhält höchstens den geforderten Prozentsatz Die Summe der geforderten Prozentsätze der Klassen Exakt und Minimum darf 100 % nicht überschreiten Der Latenzgewinn über 100% kann von der Klasse Maximum genutzt werden 37 Vorteile von GP: strikte zeitliche Isolation der Threads Garantierte Antwortzeiten und Datenraten für mehrere Threads Einfache Erkennung von Überlast (>100%) Ermöglicht Debug-Threads ohne Veränderung des Echtzeit- Verhaltens Fein-granulare Realisierung auf einem mehrfädigen Prozessorkern 38

20 5.5.3 Unterbrechungsbehandlung Standard Echtzeit-Ereignisbehandlung: Interrupt Service Routinen (ISR) mit festen Prioritäten (FPP) Nicht-optimale Prozessorausnutzung (< 100%) Blockierung niederpriorer Ereignisse Komplexe Programme, schwer zu testen 39 Komodo benutzt Interrupt Service Threads (IST) Ein Ereignis aktiviert direkt einen zugeordneten Hardware-Thread im mehrfädigen Prozessorkern Ereignisse werden durch Java Threads behandelt Die Aktivierung erfolgt per Hardware (der Signaleinheit) Jeder IST wird in einen Thread-Slot des mehrfädigen Prozessorkerns geladen 40

21 Vorteile: Interrupt Service Threads passen perfekt in das Thread Konzept von Java. Ereignisse lassen sich wie alle anderen Aufgaben einheitlich mittels Java Threads behandeln. Die direkte Aktivierung per Hardware vermeidet Verzögerungszeiten. Alle Threads inklusive der Interrupt Service Threads unterliegen einem einheitlichen, hardwareunterstützten Scheduling. Es können flexible Kontextwechsel zwischen Interrupt Service Threads und anderen Threads stattfinden. Schedulingverfahren wie EDF, LLF oder GP erlauben eine Prozessorauslastung von 100 Prozent 41 Verküpfung von Ereignissen und Threads durch die Signaleinheit Verbindungsmatrix mit Steuer- und Statusregister Steuerregister Statusregister Pweripherie-Signale (Ereignisse) Thread 1 Thread 2 Thread 3 Thread 4 42

22 5.5.4 Anbindung der periphere Komponenten Einfach (kein Forschungsschwerpunkt in diesem Projekt) Daisy Chain Ein-/Ausgabe- Zugriffseinheit Serielle Schnittstelle 1 Serielle Schnittstelle 2 Parallele Schnittstelle Zähler- /Zeitgeber Capture/ Compare Datentransferpuffer Ein-/Ausgabebus: Daten / Adressen / Steuersignale Prozessorkern 43 Datentransferpuffer entlastet den Prozessorkern von der Aufgabe der Datenübertragung da die Zeitbedingungen für die Datenübertragung und Datenverarbeitung meist unterschiedlich sind, müsste anderenfalls ein eigener Thread zur Datenübertragung oder ein Thread mit wechselnden Zeitbedingungen für Übertragung und Verarbeitung eingesetzt werden 44

23 5.5.5 Evaluierungs-Ergebnisse Leistungsgewinn durch den mehrfädigen Ansatz für die Echtzeit- Scheduling Verfahren FPP, EDF, LLF and GP Lastprogramm FFT PID-Regler Impulszähler (ca. 6 Millionen Befehle) (ca Befehle) (ca. 10 Befehle) Modelle Einfädig (Standard Prozessor, 100 Takte Kontextwechselzeit) Mehrfädig mit 0 Takte Kontextwechselzeit, aber keiner Latenzzeitnutzung Mehrfädig mit Latenzzeitnutzung 45 Threads mit ähnlichen Deadlines (4 * Impulszähler) : Einfädig Mehrfädig, ohne Latenzzeitnutzung 3,00 Mehrfädig, mit Latenzzeitnutzung 2,50 2,00 Gewinn 1,50 1,00 0,50 0,00 FPP EDF GP LLF 46

24 Für einfädige Prozessorkerne kein Leistungsunterschied zwischen einfachem FPP und komplexeren EDF. Ursache: einfacher Impulszähler GP und LLF fallen hier ab. Ursache: häufige Kontextwechsel Mehrfädiger Prozessorkern ohne Latenzzeitnutzung eliminiert diesen Nachteil. Leistungssteigerung um Faktor 1,45 Mehrfädigen Prozessorkern mit Latenzzeitnutzung steigert den Gewinn. GP und LLF effizienter als FPP und EDF. Ursache: Anzahl aktiv-bleibender Threads. 47 T1 T2 Kontextwechsel d1 d2 d3 Deadlines T1 T2 Kontextwechsel d1 d2 d3 Deadlines T3 d4 T3 d4 T4 T Anzahl aktive Threads Anzahl aktive Threads a: FPP und EDF Scheduling b: GP und LLF Scheduling 48

25 Threads mit verschiedenen Deadlines : Einfädig Mehrfädig, ohne Latenzzeitnutzung 3,00 Mehrfädig, mit Latenzzeitnutzung 2,50 2,00 Gewinn 1,50 1,00 0,50 0,00 FPP EDF GP LLF 49 Für den einfädigen Prozessorkern bestätigt sich zunächst das Ergebnis der ersten Evaluation: GP und LLF schneiden schlecht ab Durch die komplexere Last: Unterschiede zwischen dem einfachen FPP und dem leistungsfähigeren EDF Dies gilt auch für den mehrfädigen Prozessorkern ohne Latenzzeitnutzung. GP fällt durch die schwierige Wahl geeigneter Prozentsätze ab. Beim mehrfädigen Prozessorkern mit Latenzzeitnutzung liefert wie bei der ersten Evaluierung LLF hervorragende Ergebnisse. Auch GP kann die Latenzen sehr gut verwerten, verliert aber durch die oben genannten Probleme 50