Grundlagen der Digitaltechnik. Grundlagen der Digitaltechnik

Transkript

1 Grundlagen der Digitaltechnik Dipl-Inform. Dr. Merten Joost Universität Koblenz Institut für integrierte Naturwissenschaften bteilung Physik Grundlagen der Digitaltechnik Vom einfachen Stromkreis zum Prozessor physik/informatik

2 Technische Informatik Die technische Informatik behandelt die estandteile, den ufbau und die Zusammenarbeit von omputern, also die Hardware. Die ihr zugrunde liegenden Fortschritte der Halbleitertechnik, Optoelektronik und elektrischen Nachrichtentechnik sind es, denen wir hauptsächlich das Gebäude der Informatik zu verdanken haben. Ohne den realen, aus Schaltkreisen bestehenden omputer hätte sich die Kenntnis von den lgorithmen und Datenstrukturen nicht entwickelt... Welche technische Errungenschaft man auch nimmt immer ist die Hardware Entwicklung der Impuls für Neuerungen in den anderen Teilgebieten der Informatik gewesen. Die technische Informatik ist damit die Ursache fast aller Fortschritte in der Informatik, der Motor, der die Informatik antreibt. Informatik Handbuch (Hanser Verlag)

3 Praktische Informatik Technische Informatik Theoretische Informatik (Technische Informatik ) Mikrocontroller und Robotik - Vorlesung - Hardwarepraktikum - ssembler, digitale/analoge Schnittstellen - Mikrocontroler, Steuerung (Technische Informatik ) Grundlagen der Digitaltechnik - Vorlesung - Uebung - von der Elektrik bis zum Prozessor (Technische Informatik ) Rechnerstrukturen - Vorlesung - Rechnerstrukturen Technische Informatik

4 4 Lehrangebot Montag Dienstag Mittwoch Donerstag Freitag Vorlesung 4-6 HWP Uebung HWP Uebung

5 5 Literatur. Schiffmann, Schmitz Technische Informatik and : Grundlagen der digitalen Elektronik and : Grundlagen der omputertechnik Übungsbuch zur technischen Informatik Springer Verlag. euth Elektronik -4 and : Grundschaltungen and 4: Digitaltechnik Vogel-uchverlag Würzburg. Urbanski, Woitowitz Digitaltechnik Springer Verlag 4. orgmeyer Grundlagen der Digitaltechnik Hanser Verlag

6 6 Grundlagen der Digitaltechnik Grundlagen der Elektrik boole sche lgebra Schaltalgebra Schaltfunktionen Schaltnetze nalyse, Synthese odierer, ddierer, Komparatoren Multiplexer rithmetisch-logische Einheit Speicherglieder asis FlipFlop RS-FlipFlop D-FlipFlop JK-FlipFlop Master Slave Zustands/Flankensteuerung Schaltwerke utomaten nalyse, Synthese Realisierung programmierbare austeine Schaltnetze Schaltwerke Entwicklung eines Mini Prozessor

7 7 eispiel: Schaltnetz = XOR = = = S S Out Out Out Out OR S S S S S ND = = = = Komplement DDER OUT IN S4 S S S S S S rst mpl in M M F + ++ x x x ND x x x OR x x x XOR S S S S

8 8 Hades Hamburg Design System Freeware JV-basiert knf vs min.hds x x x

9 9 Kirchhofschen Gesetze einfacher Stromkreis Spannungsquelle, Verbraucher U + - R U = R I (Ohm sche Gesetz) I Knotenregel I I I I I 4 Summe einlaufender Ströme = Summe auslaufender Ströme n i= I i = Maschenregel U U U U Summe aller Spannungen = n i= U i =

10 Reihenschaltung R R R n U + - Ohm sches Gesetz: U = R g I, U i = R i I i I o Knotenregel: I = I i Maschenregel: U = U +U + +U n = n i= U i erechnung der Teilspannungen Gesamtwiderstand U i = R i I i U i = R i I U i R i R g = U = = R g = I n i= U i Gesamtwiderstand größer als alle Einzelwiderstände n i= n i= I U i I R i

11 Parallelschaltung + U R R R n - Ohm sches Gesetz: U = R g I, U i = R i I i Knotenregel: I = I +I + +I n = n i= I i I Maschenregel: U = U i erechnung der Teilströme I i = U i R i I i = U R i I i R i Gesamtwiderstand R g = U = I U n i= I i = = R g = U n i= U U R i U n i= R i n i= R i Gesamtwiderstand kleiner als alle Einzelwiderstände

12 Spannungsteiler U R R U Einstellung der usgangsspannung U R,R für U = U? U = U R = U R R +R U R = U R +R = R R +R R +R = R R = R U bei R >> R? U = U R R +R U R R U U bei R << R? U = U R R +R U R R

13 Transistor n Kollektor p asis n Emitter E E nwendungen: Verstärker und Schalter Wirkungsweise: regelbarer Widerstand asis Emitterstrom regelt Kollektor Emitterstrom nwendung in der Digitalelektronik: Schalter geringer asistrom hoher Widerstand (Transistor sperrt) hoher asistrom geringer Widerstand (Transistor leitet) E uelle: E

14 4 Spannungsteiler mit Transistor +5V R R T sperr >> R >> R T leit erzeugt zwei Spannungen am usgang einfache Inverterschaltung T sperrt High Pegel leitet Low Pegel +5V R E R E Low High High Low bzw. E Logische NOT-Funktion E = E

15 5 Schaltungsanalyse Reihenschaltung von Transistoren Zwei Eingänge, ein usgang = f(e,e ) +5V E R R T E R T R T sperr >> R >> R T leit nalyse R T = R T +R T E E T T R T sperrt sperrt R T >> R sperrt leitet R T >> R leitet sperrt R T >> R leitet leitet R T << R Nur wenn E = und E = ist, wird =

16 6 Schaltungsanalyse mit nachgeschaltetem Inverter +5V E R R T R R E R T T nalyse E E T T T sperrt sperrt leitet sperrt leitet leitet leitet sperrt leitet leitet leitet sperrt Nur wenn E = und E = ist, wird = Logische ND-Funktion E E = E E Entsprechend ohne Inverter: NND-Funktion E E = E E

17 7 Schaltungsanalyse Parallelschaltung von Transistoren Zwei Eingänge, ein usgang = g(e,e ) +5V E R R T E R T R T sperr >> R >> R T leit nalyse R T = R T R T E E T T R T sperrt sperrt R T >> R sperrt leitet R T << R leitet sperrt R T << R leitet leitet R T << R Wenn E = oder E = ist, wird =

18 8 Schaltungsanalyse mit nachgeschaltetem Inverter +5V E R R T R R E R T T nalyse E E T T T sperrt sperrt leitet sperrt leitet sperrt leitet sperrt sperrt leitet leitet sperrt Wenn E = oder E = ist, wird = Logische OR-Funktion E E = E E > Entsprechend ohne Inverter: NOR-Funktion E E = E E >

19 9 egriffe ussagen (wahr/falsch) Verknüpfungen (nicht,und,oder) oole sche lgebra nwendung Schaltalgebra Realisierung Schaltnetze

20 ool sche lgebra Menge = {a,b,c,...} Operatoren, und (Junktoren) mit: : : : bgeschlossenheit: Jede boole sche Operation auf boole schen Werten liefert ein boole sches Resultat. Huntington sche xiome Kommutativgesetz Distributivgesetz a b = b a a b = b a a (b c) = (a b) (a c) a (b c) = (a b) (a c) neutrale Elemente a e = a a n = a komplementäre Elemente a a = n a a = e

21 Schaltalgebra eispiele für boole sche lgebra oole sche ussagen Schalt Mengen Erläuterung lgebra algebra algebra algebra {w,f} {,} P(T) ODER UND n f {} Null-Element e w T Eins-Element a(a) a(a) a(a) Negation weitere Gesetze der boole schen lgebra ssoziativgesetz (a b) c = a (b c) (a b) c = a (b c) Idempotenzgesetz (a a) = a = (a a) bsorptionsgesetz a (a b) = a a (a b) = a De Morgansche Regeln a b = a b a b = a b

22 Schaltfunktion Schaltfunktion: Gleichung der Schaltalgebra, die die bhängigkeit einer Schaltvariablen y (usgangsvariable) von einer oder mehreren unabhängigen Schaltvariablen x,(x,x,...) (Eingangsvariablen) beschreibt. Schaltvariable: ist ein Symbol für die Elemente der Schaltalgebra. Ist = {,}, dann bedeutet x : Die Variable x kann nur die Werte oder annehmen. Ist x und x so hat die Produktmenge vier Elemente (Wertekombinationen): x x Mit n Variablen können n Wertekombinationen gebildet werden. Eine Schaltfunktion ist eine eindeutige Zuordnungsvorschrift, die jeder Wertekombination von Schaltvariablen einen Wert zuordnet. oder f(x,x,...,x n ) {,} y = f(x,x,...,,x n )

23 Schaltfunktion Mit n Variablen können n Wertekombinationen gebildet werden. Für jede Wertekombination kann die usgangsvariable die Werte, annehmen Mit n Variablen können (n) Funktionen gebildet werden. eispiel: y = f(x) x f (x) f (x) f (x) f 4 (x) eispiel: y = f(x,x ) f (x) = f (x) = x f (x) = x f 4 (x) = Funktionswert Schreibweise emerkung y = f(x,x ) mit den Zeichen enennung der x = Verknüpfung x = Null y = Null UND Verknüpfung y = x x x UND x Inhibition y = x x Transfer y = x Inhibition y 4 = x x Transfer y 5 = x ntivalenz y 6 = (x x ) (x x ) Exclusiv ODER ODER Verknüpfung y 7 = x x x ODER x NOR Verknüpfung y 8 = x x NIHT ODER Äquivalenz y 9 = (x x ) (x x ) Komplement y = x Implikation y = x x Komplement y = x Implikation y = x x NND Verknüpfung y 4 = x x NIHT UND Eins y 5 = Eins

24 4 relevante Verknüpfungen ND x x f(x,x ) f(x,x ) = x x OR x x f(x,x ) f(x,x ) = (x x ) (x x ) (x x ) Distributivgesetz = (x x ) [x (x x )] komplementäres Element = (x x ) (x e) neutrales Element = (x x ) x Distributivgesetz = (x x ) (x x ) komplementäres Element = e (x x ) neutrale Element = x x Kommutativgesetz = x x

25 5 relevante Verknüpfungen NND x x f(x,x ) f(x,x ) = (x x ) (x x ) (x x ) Distributivgesetz = [x (x x )] (x x ) komplem., neutrales Element = x (x x ) Distributivgesetz = (x x ) (x x ) komplem., neutrales Element = x x de Morgan = x x NOR x x f(x,x ) f(x,x ) = x x de Morgan = x x

26 6 relevante Verknüpfungen ntivalenz (XOR) Äquivalenz (XNOR) mit x x f(x,x ) f(x,x ) = (x x ) (x x ) = x x x x f(x,x ) f(x,x ) = (x x ) (x x ) = x x x x = x x

27 7 NND und NOR NND und NOR sind universell alle Schaltfunktionen lassen sich ausschließlich mit NND- Verknüpfungen realisieren NOT OR ND x = x x = x x x x = x x = x x x x = x x alle Schaltfunktionen lassen sich ausschließlich mit NOR-Verknüpfungen realisieren NOT OR ND x = x x = x x x x = x x x x = x x = x x

28 8 Schaltzeichen eschreibung einer Verknüpfung,, Wertetabelle ngabe der Funktion weitere Möglichkeit Schaltzeichen (graphische Darstellung) Schaltnetze (physikalische Realisierung) Operator Schaltzeichen enennung eispiel-i > NOT ND OR

29 9 Schaltzeichen relevante Verküpfungen DIN 47 (ab 976) Schaltzeichen.. Fruher in US enennung UND - Glied (ND) >_ ODER - Glied (OR) NIHT - Glied (NOT) = Exklusiv-Oder - Glied (Exclusive-OR, XOR) =.. quivalenz - Glied (Logic identity) UND - Glied mit negiertem usgang (NND) >_ ODER - Glied mit negiertem usgang (NOR) Negation eines Eingangs Negation eines usgangs

30 eschreibung einer Schaltfunktion Wertetabelle Funktionsgleichung x x x y = f(x,x,x ) y = x ( x x ) Schaltnetz x x x > y

31 Min/Max Terme Minterme sind UND-Verknüpfungen, die alle Eingangsvariablen genau einmal enthalten Eingangsvariablen dürfen negiert oder nicht negiert vorkommen bei n Variablen gibt es n Wertekombinationen somit gibt es auch n Minterme jeder Minterm hat nur bei einer Wertekombination den Wert m m m m x x (x x ) (x x ) (x x ) (x x ) Maxterme sind ODER-Verknüpfungen, die alle Eingangsvariablen genau einmal enthalten Eingangsvariablen dürfen negiert oder nicht negiert vorkommen bei n Variablen gibt es n Maxterme jeder Maxterm hat nur bei einer Wertekombination den Wert M M M M x x (x x ) (x x ) (x x ) (x x ) es gilt: m i = M i

32 Min/Max Terme Herleitung der Funktionsgleichung aus Mintermen welche Minterme werden bei f(x,x ) = ebenfalls eispiel: XOR x x f(x,x ) m m m m f(x,x ) = m m = (x x ) (x x ) Herleitung der Funktionsgleichung aus Maxtermen welche Maxterme werden bei f(x,x ) = ebenfalls eispiel: XOR x x f(x,x ) M M M M f(x,x ) = M M = (x x ) (x x ) lternativ: über inverse Funktion f(x,x ) f(x,x ) = m m f(x,x ) = m m = (x x ) (x x ) = (x x ) (x x ) = M M

33 Normalformen Normalformen beschreiben eine Schaltfunktion ausgehend von einer Wertetabelle in Gleichungsform x x x y = f(x,x,x ) Minterme m i Maxterme M i x x x m x x x M x x x m x x x M x x x m x x x M x x x m x x x M x x x m 4 x x x M 4 x x x m 5 x x x M 5 x x x m 6 x x x M 6 x x x m 7 x x x M 7 DNF disjunktive Verknüpfung der Minterme mit f(x,...x n ) = f(x,x,x ) = m m m 4 m 5 f(x,x,x ) = (x x x ) (x x x ) (x x x ) (x x x ) KNF konjunktive Verknüpfung der Maxterme mit f(x,...x n ) = f(x,x,x ) = M M M 6 M 7 f(x,x,x ) = (x x x ) (x x x ) (x x x ) (x x x ) jede Schaltfunktion kann in disjunktiver und konjunktiver Normalform dargestellt werden eide Darstellungen sind äquivalent und ineinander überführbar.

34 4 Minimierung von Schaltfunktionen Normalformen enthalten häufig redundante Terme Ziel: Vereinfachte Darstellung möglichst wenig Variablen möglichst wenig Verknüpfungen geringerer Hardwareaufwand bei der Realisierung als Schaltnetz Mit Hilfe der Regeln der Schaltalgebra eispiele: siehe Herleitung der OR und NND Funktion weiteres eispiel: x x x f(x,x,x ) f(x) = M M M = (x x x ) (x x x ) (x x x ) = x [(x x ) (x x ) (x x )] = x [(x x ) [x (x x )]] = x [(x x ) x ] = x (x x x x ) = x x x

35 5 Schaltnetze KNF Schaltnetz x x x > > f(x, x, x ) > minimiertes Schaltnetz x x x > f(x, x, x )

36 6 Hades Hamburg Design System Freeware JV-basiert knf vs min.hds x x x

37 7 Karnaugh-Veitch (KV) Diagramm grafisches Minimierungsverfahren stellt die Funktion in DNF oder KNF tabellarisch dar chsen: elegung der Eingangsvariablen Tabelle: Funktionswerte eispiel: NND KV Tafeln = v = ^ = v = ^

38 8 KV-Regeln Tabellarische Darstellung einer Schaltfunktion n Eingangsvariablen n Felder jede Variable in negierter und nicht negierter Form horizontal und vertikal benachbarte Felder unterscheiden sich in genau einer Eingangsvariablen horizontale und vertikale Zyklizität Funktionswerte: Minterme der Funktion: Maxterme der Funktion: undefiniert (don t care): * lockbildung: möglichst grosse Rechtecke gleicher elegung nur zweier Potenzen don t care beachten Zyklizität beachten mehrfache Zuordung der Felder in löcke möglich uswertung löcke bilden vereinfachte DF (KF) Terme Variablen mit beiden elegungen entfallen ei KF Variablen invertieren (s. MX Terme)

39 9 KV mit Eingangsvariablen KV in DNF x x x f(x,x,x ) x x x x x x x x x x x x x y = x x x KV in KNF x x x x x x x x x x x x x y = (x x ) (x x ) = x x x

40 4 KV mit 4 Eingangsvariablen Wahrheitstabelle x x x x y x x x x y KV Diagramme x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x minimierte Funktionen DF: y = (x x x ) ( x x ) ( x x ) KF: y = (x x x ) ( x x ) ( x x )

41 4 eschreibungsmöglichkeiten Schaltnetze eispiel NND-Funktion Wahrheitstabelle Funktionsgleichung = KV Tafeln = v = ^ = v = ^ Schaltplan

42 4 nalyse nalyse von Schaltnetzen Wertekombinationen Eingangsvariablen Schaltplan Wertetabelle Zwischenfunktionen Funktionsgleichung Ermittlung Funktionsgleichung Zwischenfunktionen kennzeichnen Funktionsgleichung mittels Zwischenfunktionen ermitteln Zwischenfunktionen ersetzen Ermittlung Wertetabelle Wertekombinationen (Eingangsvariablen) in Tabelle eintragen Zwischenfunktionen kennzeichnen Funktionswerte der Zwischenfunktionen ermitteln und in Tabelle eintragen us Zwischenfunktionswerten Wert für usgangsfunktion ermitteln

43 4 nalyse von SN nalyse von Schaltnetzen eispiel zur Schaltnetzanalyse a b c z > > z z z 6 z > z 5 z 4 Tabelle der Zwischenfunktionen zur nalyse des Schaltnetzes Eingangsvar. Z Z Z Z Z 4 Z 5 = Z 5 Z 6 c b a abc a b c ab bc ac Z Z Z 4 Z Z 5 Z Z 6

44 44 nalyse von SN y = z z 6 = z (z z 5 ) = (abc) (a b c)z 5 = (abc) az 5 bz 5 cz 5 z 5 = z z z 4 = z z z 4 = ab bc ac = (a b) (b c) (a c) az 5 = a (a b) (b c) (a c) = (aa ab) (b c) (a c) = ab (b c) (a c) = (b c) (aab abc) = (b c) abc = a b bc ab c c = a b c bz 5 = b (a b) (b c) (a c) = (ab bb) (b c) (a c) = ab (b c) (a c) = (abb abc) (a c) = abc (a c) = āābc ab c c = āb c cz 5 = c (a b) (b c) (a c) = (a b) (bc cc) (a c) = (a b) bc (a c) = (a b) (ābc bcc) = (a b) ābc = āā bc ā b bc = ā bc y = abc a b c āb c ā bc

45 45 Synthese Synthese von Schaltnetzen Funktionsgleichung verbale Formulierung Wertetabelle Variablenzuordnung Wertekombinationen Wertetabelle DNF KNF KV Schaltplan

46 46 inär odes ode: (DIN 44) Eindeutige Zuordnung der Zeichen eines Zeichenvorrats zu denjenigen eines anderen Zeichenvorrats gewichtete / ungewichtete inär odes Dezimal 84 Dual ode Gray ode 7 Segment ode Ziffer d d d d g g g g a b c d e f g x x x x x x x x x x x x x x x x x x x x x x x x x x x x 4 x x x x x x x 5 x x x x x x x Dezimal aus n ode Ziffer n F n E n D n n n n 9 n 8 n 7 n 6 n 5 n 4 n n n n

47 47 ode Umsetzer Grundschaltzeichen (DIN 47) X / lockschaltbild eines ode Umsetzer Zeichen des odes X ode-umsetzer X / Zeichen des odes lockschaltbild eines 84 D ode zu 7 Segment ode Umsetzer D 84 D ode nach 7 Segment ode-umsetzer a b c d e f g

48 48 Sieben Segment Synthese eispiel: 84 D ode Sieben Segment ode D ode-umsetzer X / a b c d e f g f e a g d b c Dezimal 84 D 7 Segment ode Ziffer D a b c d e f g x x x x x x x x x x x x x x x x x x x x x x x x x x x x 4 x x x x x x x 5 x x x x x x x

49 49 Sieben Segment Synthese KV-Diagramm 7-Segment nzeige, Segment a, DNF D x x x x x x a = D ( ) (Ā ) KV-Diagramm 7-Segment nzeige, Segment a, KNF D x x x x x x a = (Ā D) ( )

50 5 Sieben Segment Synthese Schaltnetz D D >_ >_ >_ >_ >_ >_ >_ a b c d e f g

51 5 Sieben Segment Synthese Schaltnetz (Hades: 7seg sn.hds) D D D D D P K

52 5 Gray ode eispiel: 84 Dual ode - Gray ode KV Diagramm g Dezimal 84 Dual ode Gray ode Ziffer d d d d g g g g d d d d g = d d d d = d d

53 5 Gray ode KV Diagramm g d d d d g = d d d d = d d g = d d d d = d d g = d Schaltnetz ode-umsetzer 84-D zu Gray-ode d d = g d = g d = g g

54 54 Gray ode Schaltnetz (Hades: graycode.hds) D E F + = = =

55 55 dressdecodierer odierer (DIN 44 ): ode Umsetzer mit mehreren Ein und usgängen, bei dem immer nur ein Eingang mit belegt wird, und damit eine eindeutige Kombination von usgangssignalen erzeugt. Decodierer (DIN 44 ): ode Umsetzer mit mehreren Ein und usgängen, bei dem eine eindeutige Kombination von Eingangssignalen immer nur an einem usgang eine erzeugt it dressdecoder

56 > > > > > > > > > > > > > > > 56 dressdecodierer Minterme = > = = = = 4 5 = 6 = = Speicherbaustein Datenwort-usgang RD dress Decoder Speicherzelle (FlipFlop) WR Datenwort-Eingang

57 57 dressdecodierer Schaltnetz (Hades: adressdecoder.hds) D E F +

58 58 Komparator it Komparator b a = y ( a = b) y ( a b) y ( a b) -it Komparator b b a a = < >

59 59 -it Komparator = ( = ) a a b b = (a b ) (a b ) = ( < ) a a b b = ā ā b ā b b ā b = ( > ) a a b b = a b b a a b a b

60 6 -it Komparator Schaltnetz (Hades: bitkomp.hds) = = = < >

61 6 Multiplexer auswählendes Schaltnetz Eingang Eingang Eingang Multiplexer Schaltnetz usgang lockschaltbild und Schaltzeichen S S G D D MUX D D D D n D S S S m E lockschaltbild Schaltzeichen

62 6 Synthese Multiplexer : eispiel: zu MUX D : MUX D S= : S= : = D = D S Tabelle KV-Tafel S D D D D S Gleichung: = SD SD S D D

63 6 Synthese Multiplexer 4: eispiel: 4 zu MUX Funktionsgleichung S S = D D D D Schaltnetz 4 zu MUX y = D m D m D m D m y = D S S D S S D S S D S S D D D >_ D S S

64 64 Schaltungen mit Multiplexer Mit Multiplexer lassen sich alle Schaltfunktionen realisieren Jede Kombination der Steuervariablen wird mit einem Dateneingang UND verknüpft elegung der Steuereingänge mit (beliebigen) Eingangsvariablen der Funktion Funktion mit den Wertekombinationen der Steuereingangsvariablen ermitteln Ermittelte Funktion an den entsprechenden Dateneingang des Multiplexers anlegen eispiel: < (it Komparator) Steuervariable: a,b a b = ā ā b ā b b ā b ā b ā b = ā b ā b ā b = ā b ā b = ā b ā b ā b = ā b ā b ā b = ā b eispiel: = (it Komparator) Steuervariable: a,b a b = (a b ā b ) (a b ā b ) ( ) (a b ā b ) = a b ( ) (a b ā b ) = ( ) (a b ā b ) = ( ) (a b ā b ) = a b

65 65 Schaltungen mit Multiplexer Schaltnetz a a b b = D 4: D MUX D D S S D 4: > D MUX D D S S D 4: > D MUX D D S S

66 66 -it Komparator mit Multiplexer Schaltnetz (Hades: muxkomp.hds) = = S S S S < S S >

67 67 Demultiplexer zu 4 DEMUX D DX n- S S D D D D S m- S S a) lockschaltbild b) Wertetabelle Schaltnetz zu 4 DEMUX D S S D G S S Schaltnetz Schaltzeichen

68 68 Halbaddierer Tabelle plus S Ü plus plus plus plus Schaltfunktionen Schaltnetz S = ( ) ( ) = Ü = = S U.. H S U.. Schaltnetz Schaltzeichen für mehrstellige ddition ddierer mit Übertragseingang nötig

69 69 Volladdierer Tabelle ü S Ü Schaltfunktionen S = ( ü) ( ü) ( ü) ( ü) = ü Ü = ( ) ( ü) ( ü) = ( ) [( ) ü] Schaltnetz U.. >_ U.. >_ S U.. V U.. S Schaltnetz Schaltzeichen

70 7 Volladdierer va.hds D Ü S

71 7 Serienaddierer ein V Speicherbausteine zur ufnahme der Summanden itweises addieren der Summanden Speicherbaustein zur ufnahme des Übertrags Speicher n V S n Speicher n n+ T n+ Speicher minimaler Hardwareaufwand Taktsignal maximale usführungszeit

72 7 Paralleladdierer Für jede Stelle ein addierendes Schaltnetz (paralleles erechnen) usführungen Ripple-arry dder Normalform Paralleladdierer arry Look head dder Ripple arry dder für jede Stelle ein V Jede Stelle berechnet Summe und Übertrag aus den Stellenbits und dem Übertrag des vorgeschalteten V jeder V muss auf die Gültigkeit des eingehenden Übertrags warten 4 V V V H S S S S geringer Hardwareaufwand lange usführungszeit

73 7 Ripple arry dder 4bitadder.hds V Ü S V Ü S V Ü S V Ü S

74 74 Paralleladdierer Normalform Paralleladdierer Dreistufiges Schaltnetz aus NIHT, ODER, und UND Gattern eispiel it (5 Eingangsvariablen,,,, ) S = = ( ) (Ā ) (Ā ) ( ) = ( ) ( ) ( ) S = = [( ) ( ) ( )] = [ ( ) (Ā ) ] [( ) ( ) ( )] =. = (Ā ) (ĀĀ ) (ĀĀ ) (Ā ) (Ā ) (Ā ) ( ) ( Ā ) ( Ā ) ( ) ( ) ( ) = ( ) ( ) ( ) = ( ) ( [( ) ( ) ( )]) ( [( ) ( ) ( )]) = ( ) ( ) ( ) ( ) ( ) ( ) ( ) n-stellen n+ Eingänge n+ usgänge nzahl Gatter O( n ) maximaler Hardwareaufwand (nicht realisierbar) minimaler usführungszeit

75 75 Paralleladdierer arry Look head dder Kompromiss FürjedenVwirddereingehendeÜbertragineinemeigenen SN berechnet Kein Warten auf vorgeschaltete Vs 5-stufiges Schaltnetz Stufen für den eingehenden Übertrag i Stufen für die Summe S i eispiel it (5 Eingangsvariablen,,,, ) S = = ( ) (Ā ) (Ā ) ( ) = ( ) ( ) ( ) S = = ( ) (Ā ) (Ā ) ( ) = ( ) ( ) ( ) ( ) ( ) ( ) ( ) moderater Hardwareaufwand kurze usführungszeit

76 76 Zahlendarstellung Voraussetzung: n-stellige Verarbeitungseinheit (z. n-it V) ddition einer n-stelligen Zahl mit ihrem Komplement Ā Ergebniss: n-stellige Zahl der Form:... Durch ddition einer erhält man eine n+ stellige Zahl mit im höchstwertigen (n+) it alle anderen Stellen sind da die n+ Stelle nicht dargestellt werden kann, ist das Ergebnis +Ā+ = = Ā+ Ā+ ist somit eine Darstellung für Definition Ā (Einer)Komplement Ā+ Zweierkomplement Eigenschaften höchstwertige it als Vorzeichen, positiv, negativ restlichen its stellen den Zahlenwert dar

77 77 Subtraktion mit Hilfe des Zweierkomplements: = + + eispiel 5- mit einem 4-it V 5 = = = 5 = ++ = = SN zur (Einer)Komplementbildung S / / = S Realisierung: it ddierer/subtrahierer = (/) V F S= : F= ++=+ S= : F= ++=- S

78 78 ereichsüberschreitung ufgrund des beschränkten Zahlenbereichs kann es zu einer ereichsüberschreitung (Overf low) kommen Zahlen werden zu gross oder zu klein Overflow muss erkannt werden kann nur auftreten wenn zwei positive (negative) Zahlen addiert werden ( n n ) eispiele: ddition positiver Zahlen kein Overf low 5 = 7 Overf low 5 4 = 7 ddition negativer Zahlen kein Overf low = 5 Overf low 5 6 = 5 Overflow V = n n Zur Herleitung des Overflow siehe and II, von Neumann Rechner lternativ: V = ( n n ) (S n n )

79 79 Multiplikation Serienmultiplizierer m n : addiere n mal die Zahl m Summenspeicher (initial ) V S n+ Faktor M M T n+ Speicher Steuerfaktor N>? N N-- Dauer der Operation vom Parameter abhängig Parallelmultiplizierer Normalform Multiplizierer s. Normalform Paralleladdierer Kompromiss: wie bei der schriftlichen Multiplikation sp: 6*5=

80 8 4 it Hardware Multiplizierer Verfahren der effizienten Multiplikationn Kompromiss aus Hardwareaufwand und Laufzeit S4 S S S IN OUT S4 S S S IN OUT S4 S S S IN OUT

81 8 Entwicklung Mini PU ufbau einer PU mit Peripherie PU Datenbus lu I/O Leitwerk Steuerbus dresswerk RM dressbus Leitwerk: Erzeugt Steuersignale LU: rithmetisch-logische Einheit dresswerk: Erzeugt dresssignale für efehle und Daten Datenbus: idirektional Steuerbus: Unidirektional dressbus: Unidirektional Peripherie: I/O: Tastatur, Monitor RM

82 8 Entwicklung einer rithmetisch Logischen Einheit (LU) 4it arry Look head dder z: TTL 748 Hades: add/adder.hds 4 4it dder OUT 4 S4 S S 4 8 IN S out Out Out Out Out in

83 8 rithmetische Einheit Zweierkomplementbildung Funktionen plus minus 4-fach XOR: 7486 Hades: addsub/addsub.hds out OUT 4 S4 S Out Out 4 = 4 8 S S Out Out = IN = = mpl in F + ++ (++) ( ) cmpl in Funktionen, mit und ohne : mpl in F( ) F( = ) = + + =

84 84 rithmetische Einheit Zweierkomplementbildung und Rücksetzen des Eingangs Funktionen 4-fach ND: TTL 748 Hades: aritunit/au.hds rst mpl in F ++ + out OUT 4 Out 4 S4 S S = 4 S 8 = = = IN rst mpl in F ++ + Out Out Out rst cmpl in

85 85 rithmetisch-logische Einheit Erweiterung der rithmetischen Einheit zur LU zusätzliche logische Funktionen ND, OR, XOR Verknüpfungen Funktion im usgang durch Multiplexer wählbar zusätzliche Steuerleitungen M und M a) = > out 4: MUX F LU F out rst mpl in M M dd/sub rst mpl in M M rst mpl in M M F b) x x x x x x x x x

86 86 rithmetisch-logische Einheit ND, OR, XOR Verknüpfungen Funktion im usgang durch Multiplexer wählbar TTL Gatter: 4-fach ND: TTL fach OR: TTL 74 4-fach XOR: TTL fach 4: MUX: TTL 745 Hades: 4 alu/alu.hds = XOR = = = S S Out Out Out Out OR S S ND S S Komplement = = OUT 4 DDER 4 8 IN S4 S S S S S rst mpl in M M = = rst mpl in M M F + ++ x x x ND x x x OR x x x XOR

87 87 rithmetisch-logische Einheit mit Steuerlogik 8 Funktionen 5 Steuereingänge Redundanz: Steuereingänge genügen S S S rst mpl in M M F + ++ x x x x x x x x x Hades: 5 alusteuer/alu.hds rst = S mpl = S (S S) in = S M = S S M = S S = XOR = = = S S Out Out Out Out OR S S S S S ND = = = = Komplement DDER OUT IN S4 S S S S S S rst mpl in M M F + ++ x x x ND x x x OR x x x XOR S S S S

88 88 rithmetisch-logische Einheit mit Statusausgabe zusätzliche Ergebnisanzeige gängige Flags: arry () Zero (Z) Sign (S) Overflow (V) = out Z = Out Out Out Out S = Out V = ( ) (Out out ) Hades: 6 alustatus/alu.hds S S S F + ++ ND OR XOR = XOR = = = S S Out Out Out Out OR S S ND S S S S S Komplement = = = = OUT 4 DDER 4 8 IN S4 S S S = = S S D arry Sign Zero Oflow

89 rithmetisch-logische Einheit TTL

90 9 rithmetisch-logische Einheit TTL it 4 Steuereingänge Funktionen 6 arithmetische Funktionen 6 logische Funktionen

91 9 Entwicklung Speicherbaustein Entwicklung eines -it Speicher-Schaltnetzes Forderung Setzen Rücksetzen Speichern zwei Eingänge S(et): usgang setzen + = R(eset): usgang rücksetzen + = S =,R = : Speichern + = S R + x S R + x x S R x x + = S R

92 9 Entwicklung Speicherbaustein Übergangsfunktions: + = S R S > + R Nur mit NND Gattern S + = S R + = S R + = S R + R Nur mit NOR Gattern + = S R + = S (R ) + = S R S > + R >

93 9 Entwicklung Speicherbaustein Hades: ff df.hds S R

94 94 asis FlipFlops NND E E E E + + Funktion (verboten) setzen rücksetzen speichern = NOR E E E E + + Funktion speichern setzen rücksetzen (verboten) =

95 95 RS - FlipFlops S R S R Funktion speichern rücksetzen setzen x x (verboten) NND S S R R NOR S R

96 96 RS-FlipFlop mit Zustandssteuerung Wirksamwerden des Eingangs abhängig von einer Steuervariablen Steuer oder Taktsignal S R S R S R a) Schaltung b) Schaltzeichen.. c) Schaltzeichen fur -Eingang sp.: Impulsdiagramm S R n+ n n keine Änderung n des usgangszustandes, n d.h. Speichern n Rücksetzen Setzen unzulässig. R t S t t t t t t t 4

97 97 RS-MS-FlipFlop Problem: Schieberegister bei Taktzustandssteuerung rutschen Information durch, = Lösung: Zwei gekoppelte RS-FF Master-Slave Slave-Takt invertiert S R S R * S* * * R* S R Master Slave a) Schaltung mit Master-Slave Prinzip S R b) Schaltzeichen eispiel Impulsdiagramm S t R t * t t t

98 98 RS-FlipFlop mit Taktflankensteuerung Nachteil der Zustandssteuerung Solange = ist, wirken sich Änderungen am Eingang noch auf den Folgezustand aus. z. Störimpulse esser: Eingangsübernahme zu einem definierten Zeitpunkt z. bei steigender Taktflanke S L H G H H L H G H H H G 5 L S L L G H H H H G L L L G 5 H L R H H G L H L L G 4 H 4 L H G6 H H R H H G L L H L G 4 H 4 H H G6 L -Eingang.... Die Variablen an den Eingangen, die von abhangen,.. werden nur beim --Ubergang von wirksam..... Die Variablen an den Eingangen, die von abhangen,.. werden nur beim --Ubergang von wirksam.

99 99 RS-FlipFlop mit Taktflankensteuerung rs flanke.hds S R

100 D-FlipFlop Vermeidung der unzulässigen Eingangskombination R = S = R wird zu S Realisierung mit einem RS-FlipFlop: D S R D a) Schaltung b) Schaltzeichen Zustandstabelle: D + D + Speichern oder : Rücksetzen Setzen Übergangsfunktion: + = D

101 JK-MS-FlipFlop Eingangskombination S =,R = ungenutzt Forderung bei S =,R = soll + = werden J K S R S R J K J K a) Schaltung b) Schaltzeichen KV-Tafel J K + J K n+ Speichern oder : n Rücksetzen n Setzen Kippen J K + = (J ) ( K )

102 JK-MS-FlipFlop lternative erechnung Ersetze in der RS Übergangsfunktion R und S durch: S = J R = K dann folgt: + = S (R ) = (J n ) [(K ) ] = (J ) [(K ) ] = (J ) [(K ) ( )] + = (J ) (K ) Frage: Wie müssen J und K belegt sein, um von einem Zustand in einen anderen zu gelangen? + dann muß J/K sein ist soll werden J K Rücksetzen oder Speichern Setzen oder Kippen Rücksetzen oder Kippen Setzen oder Speichern

103 JK-MS-FlipFlop jk-ms-ff.hds mit zusätzlichen asynchronen Set und Reset Eingängen Low ktiv Set: NS Reset: NR NR NS J K

104 4 Master Slave T FlipFlop Variante des JK-MS-FlipFlops Keine Eingänge J,K + somit nur von und abhängig Schaltung S R S R T a) Schaltung b) Schaltzeichen Somit gilt: S = R = Eingesetzt in RS Übergangsfunktion + = S ( R ) = ( ) + = Toggle Flipflop wechselt bei jedem Takt den Zustand Frequenzteiler : * t t t

105 5 Zusammenfassung Übersicht der FlipFlop Typen ohne Taktsteuerung Zwei-Zustandssteuerung Zustandssteuerung Einflankensteuerung Zweiflankensteuerung RS - FF S R S R S R S R S R D - FF D D D D JK - FF J K J K J K T - FF T T

106 6 Register ufnahme, Speichern und Weitergabe mehrstelliger inärworte ufnahme und Weitergabe seriell oder parallel Schieben bzw. Rotieren left/right shift/rotate bekanntes eispiel: serieller ddierer Speicher n V S n Speicher n n+ T n+ Speicher eispiele für verschiedene Register Ein /usgaben.. Parallele usgange Serieller Serieller usgang Serieller FF FF FF FF Eingang FF FF FF FF Eingang Takt Takt.. Parallele usgange FF FF FF FF Serieller usgang FF FF FF FF Takt Takt.. Parallele Eingange.. Parallele Eingange

107 7 Register Entwicklung eines multifunktionellen Registers Forderungen: parallele Eingabe rechts schieben (Serielle Ein und usgabe) links schieben Speichern Vier Funktionen, steuerbar über Steuerleitungen S,S S S + n Funktion E n parallel einlesen n+ rechts schieben n links schieben n Speichern Realisierung mit einem Multiplexer n+ n- E n n S S MUX 4: D FF n

108 8 Schieberegister mit MUX 4bit register.hds serielle Ein-/usgabe parallel Ein-/usgabe rechts schieben links rotieren speichern E E E E S S S S S S S S S S In D D D D N N N N NR NR NR NR

109 9 utomaten endlicher utomat: Eingabe und usgabealphabet sind endlich formale eschreibung: M = {X,,Z,z,F,f(),g()} X = x,x,,x n (Eingabealphabet) = y,y,,y m (usgabealphabet) Z = z,z,,z l (Zustandsmenge) z Z (nfangszustand) F Z g : (x i,z j ) z k f : (x i,z j ) y r (Endzustände) (Übergangsfunktion) (usgangsfunktion) lle endliche utomaten lassen sich mit Schaltwerken realisieren Schaltwerk (DIN 4): Eine Funktionseinheit zum Verarbeiten von Schaltvariablen, wobei der Wert am usgang zu einem bestimmten Zeitpunkt abhängt von den Werten am Eingang zu diesem und endlich vielen vorangegangenen Zeitpunkten. vgl. Schaltnetz (DIN 4): Eine Funktionseinheit zum Verarbeiten von Schaltvariablen, dessen Wert am usgang zu einem beliebigen Zeitpunkt nur vom Wert am Eingang abhängt.

110 utomaten Eingang Schaltnetz usgang Speicherglieder Taktsignal Mealy utomat X(t) Z(t) Schaltnetz f(x(t),z(t)) g(x(t),z(t)) (t) Z(t+) (t) Speicherglieder Übergangsfunktion Z(t + ) = g(x(t), Z(t)) usgangsfunktion (t) = f(x(t),z(t))

111 utomaten Moore utomat X(t) Schaltnetz f(z(t)) g(x(t),z(t)) (t) Z(t) Z(t+) (t) Speicherglieder Übergangsfunktion Z(t + ) = g(x(t), Z(t)) usgangsfunktion (t) = f(z(t)) Änderung des usgangs immer taktsynchron utonomer utomat Schaltnetz f ( Z(t)) (t) g ( Z(t)) Z(t) Z(t+) (t) Speicherglieder Übergangsfunktion Z(t + ) = g(z(t)) usgangsfunktion (t) = f(z(t))

112 nalyse von Schaltwerken Schaltwerk E = D Schaltfunktionen (Übergangsfunktion, usgangsfunktion) + = E = Zustandsfolgetabelle Zustandsgraph E= / = E + E= / = E= / = E= / =

113 nalyse von Schaltwerken simple sw.hds X = D N NR

114 4 eschreibungsmöglichkeiten von Schaltwerken Zustandsfolgetabelle: KV Tafeln: + : E E + + E - v E - = + = E - Schaltfunktionen (Übergangsfunktion, usgangsfunktion): + = E = Schaltplan: E = D Zustandsgraph: E= / = E= / = E= / = E= / =

115 5 nalyse von Schaltwerken (D-FF) dff analyse.hds NR D NR N D NR N D X NR Z Z X Z+ Z+

116 6 nalyse von Schaltwerken (D-FF) Ermitteln der: Schaltfunktionen (usgangs und Übergangsfunktion) Zustandsfolgetabelle Zustandsgraphen eispiel: Schaltwerk mit D-FlipFlops: X X D Z D Z+ N NR NR NR Z N D Z+ NR Schaltfunktionen Übergangsfunktionen z + = z usgangsfunktion z + = x z z xz z x z z xz z y = xz z x z z

117 7 nalyse von Schaltwerken (D-FF) Zustandsfolgetabelle: Zustandgraph x z z z + z + y Start / / / / / / / / eschreibung umschaltbarer it vorwärts rückwärts Zähler Zählfolge für x = ist:,,,,, Zählfolge für x = ist:,,,,, eim Übergang zu wird y =

118 8 nalyse von Schaltwerken (JK-FF) jk analyse.hds J J J N N N K N K N K N NR NR NR

119 9 nalyse von Schaltwerken (JK-FF) eispiel: Schaltwerk mit JK-MS-FlipFlops: > J K y J y J y K K Schaltfunktionen Übergangsfunktionen J = K = J = K = J = K = usgangsfunktionen y = y = y =

120 nalyse von Schaltwerken (JK-FF) Zustandsfolgetabelle: Zustandgraph J K J K J K + + +,,,,,,,,,,,,,,,,

121 nalyse von Schaltwerken (JK-FF) jk analyse.hds J J J N N N K N K N K N NR NR NR clk eschreibung einfache mpelsteuerung

122 Synthese von Schaltwerken nzahl der Zustände ermitteln bestimmt die nzahl der benötigten FF Definition der Eingangs- und usgangsvariablen nfangszustand festlegen zeitliche Zustandsfolge bestimmen Zustandsgraphen Zustandsfolgetabelle KV-Tafel erstellen Übergangsfunktion und usgangsfunktion ermitteln Schaltwerk erstellen entwerfen realisieren

123 Synthese von Schaltwerken einfaches eispiel Entwerfen Sie ein Schaltwerk mit D-FF, das bei einer Eingabe von mit jedem Taktimpuls den Zustand (,) ändert, und bei einer Eingabe von den aktuellen Zustand hält. Der Zustand ist auszugeben.. nzahl Zustände: (,) FF. Definition der Eingangs- und usgangsvariablen Eingangsvariable x usgangsvariable y Zustandsvariable mit y =. nfangszustand 4. zeitliche Zustandsfolge (a) Zustandsgraph x= x= x= (b) Zustandsfolgetabelle x= x + y

124 4 Synthese von Schaltwerken einfaches eispiel 5. KV x + x -- v x = + = x - 6. Funktionen - Übergangsfunktion: + = (x ) - usgangsfunktion: y = 7. Schaltwerk x = y D

125 5 Schaltwerkssynthese mit D-FF Elektronischer Würfel: L L4 L5 L L6 L L7 Übergangsfunktion: 6 Dualzähler ( FF) usgangsfunktion: Dual nach Würfel odeumsetzer Zustandsfolgetabelle für Zähler D D D KV-Tafeln D D D x x x x x x Übergangsfunktionen: D = D = D =

126 6 Schaltwerkssynthese mit D-FF Schaltwerk des Zählers Hades: wuerfel zaehler.hds D N NR D N NR D N NR

127 7 Schaltwerkssynthese mit D-FF usgangsfunktionstabelle: KV-Tafeln: L L L L 4 L 5 L 6 L 7 L L x x x x L L 4 x x x x usgangsfunktionen: L = L 7 = L = L 6 = L = L 5 = L 4 =

128 8 Schaltwerkssynthese mit D-FF Schaltwerk des Würfels Hades: wuerfel.hds N D NR D N clk NR D N NR

129 9 Schaltwerkssynthese mit JK-FF eispiel: einfache mpelsteuerung Signalfolge rot; rot-gelb; grün; gelb; rot... 4 Zustände FF (, ) Zustandscodierung Zustandgraph usgabe grün gelb rot rot gelb gruen rot-gelb gelb rot Zustandsfolgetabelle usgangsfunktionen + + r ge gr ro = ge = gr =

130 Schaltwerkssynthese mit JK-FF Übergangsfunktion eines JK-FF Zustandsfolgetabelle für JK-FF + dann muß J/K sein ist soll werden J K Zustandsfolgetabelle für Zähler KV-Tafeln Zähler + + J K J K J K x x x x J K x X x x Übergangsfunktionen J = K = J = K =

131 Schaltwerkssynthese mit JK-FF eispiel: einfache mpelsteuerung Schaltwerk Hades: jk synthese.hds J N K N NR J clk N K N NR

132 Schaltwerkssynthese mit JK-FF Kreuzungsampel mit verschieden langen Phasen Rotphase solange wie rot/gelb, grün und gelb zusammen rot rot rot rot gelb gruen gruen r/g keine direkte Kodierung möglich (da Übergang rot rot) Differenzierung der farbgleichen Phasen durch Indizes Kodierung über -it Graycode: rot:,, rot:,, rot:,, rot:,, gelb:,, gruen:,, gruen:,, r/g:,, r ge gr

133 Schaltwerkssynthese mit JK-FF Kreuzungsampel mit verschieden langen Phasen Zustandsfolgetabelle für Zähler: KV Tafeln: J K J K J K J K x x x x x x x x J K x x x x x x x x J K x x x x x x x x Übergangsfunktionen: J = K = J = K = J = K =

134 4 Schaltwerkssynthese mit JK-FF Kreuzungsampel mit verschieden langen Phasen ampel jk zaehler.hds = = J N K N NR J N K N NR J clk N K N NR

135 5 Schaltwerkssynthese mit JK-FF Kreuzungsampel mit verschieden langen Phasen usgangsfunktionstabelle: KV-Tafeln: r ge gr rot gelb gruen usgangsfunktionen: rot = gelb = grün =

136 6 Schaltwerkssynthese mit JK-FF Kreuzungsampel mit verschieden langen Phasen ampel jk.hds = = J N K N NR J N K N NR J clk N K N NR

137 7 Rechnerarchitektur Komponenten einer grundlegenden Rechnerarchitektur PU Datenbus lu I/O Leitwerk Steuerbus dresswerk RM dressbus Leitwerk: erzeugt Steuersignale LU: rithmetisch-logische Einheit dresswerk: Erzeugt dresssignale für efehle und Daten Datenbus: idirektional Steuerbus: Unidirektional dressbus: Unidirektional Peripherie: I/O: Tastatur, Monitor RM Entwicklung: Step by Step

138 8 Entwicklung einer Mini PU LU wird zu S S S F + ++ ND OR XOR = XOR = = = S S Out Out Out Out OR S S ND S S S S S Komplement = = = = OUT 4 DDER 4 8 IN S4 S S S = = S S D arry Sign Zero Oflow einem Hades Subdesign Out Out Out Out Out Out Out Out arry arry Sign Zero Sign Oflow S S S Zero S S S Overflow S S S F + ++ ND OR XOR

139 9 rithmetisch-logische Einheit mit Register (RLU) Verarbeitung zweier Datenworte Eingabeeinheit kann nur ein Wort zu einem Zeitpunkt liefern Zwischenspeicher nötig Register (4xD-FF: TTL 7475) D D N NR D FF mit Reset taktflankengesteuert D D N NR D D N NR D D N LK NR rst taktflankengesteuerte D-FF (4 it) Datenübernahme durch Takt gesteuert Daten müssen stabil zum Zeitpunkt der Taktflanke(!) sein ermöglich weitere Verknüpfungen Ā = NND Ā = NOR = XNOR Reset wird im folgenden nicht benötigt

140 4 rithmetisch-logische Einheit mit Register (RLU) Hades: 7 ralu/ralu.hds I I Reg D Out I D Out D Out I D r Out LU Reg D D D D r S arry Sign Zero Oflow S S arry Sign Zero Overflow S S S S S S F + ++ ND OR XOR

141 4 Datenbus Datenfluss Woher kommen die Daten (Lieferant) Wohin fliessen die Daten (Konsument) Datenbus Verbindungselement zwischen Lieferanten und Konsumenten mehrere Einheiten greifen lesend und schreibend auf den us zu Eingabeeinheit schreibend Register lesend LU schreibend (usgabeeinheit lesend) Verhalten nicht schreibender Einheiten E E R Datenbus R zwei Möglichkeiten: E will nicht auf den us schreiben und gibt LOW-Pegel aus E E Datenbus E will nicht auf den us schreiben und gibt HIGH-Pegel aus prinzipiell möglich E E Datenbus

142 4 TriState E E E En R R R Datenbus R Problem bei vielen usteilnehmern: R g = R n R T sperr >> R g >> R T leit gilt nicht mehr Deshalb: gleichzeitiger schreibender Zugriff wird verboten schreibende Einheiten müssen vom us abgekoppelt werden können Tri-State austeine (z. TTL 746) Zustände,,hochohmig S E H (hochohmig) H (hochohmig) S S S S G

143 4 RLU mit Datenbus ccu Ergebniss einer Operation muss ebenfalls zwischengespeichert werden Möglichkeit: Ergebnissregister am usgang der LU lternative: Ergebniss landet immer im Reg Umbenennung Reg in ccu (ccumulator: Sammler) Hades: 8 ralubus/ralu.hds Steuersignale ccu ccu D D D D r Rechenwerk LU Out Out Out Out Tri G Datenbus Eingabe D E F + Tri G S S S D D D D R r S arry Sign Oflow Zero S S Steuerleitungen usgabe OutR D D D r D LUG InG Out S S S F + ++ ND OR XOR

144 44 RLU mit Datenbus eispiel: erechne 7-4 Vorgehensweise: 7 in ccu laden 4 in Reg laden Ergebnis in ccu laden entspricht ssemblerbefehlen: IN, SU IN. Schritt InG = (Datum von Eingabeeinheit (EE) auf den us). Schritt InG = ccu = (Datum in ccu übernehmen). Schritt alle Steuerleitungen auf null SU. Schritt InG = (Datum von EE auf den us). Schritt InG = = (Datum in Reg übernehmen). Schritt = (Datum wurde gelesen) InG = (EE vom us) S = S = S = (LU auf subtrahieren einstellen) LUG = (Ergebniss auf den us) 4. Schritt ccu = (Datum in ccu übernehmen) 5. Schritt alle Steuerleitungen auf null

145 45 Integrierte Schaltungen Integrierte Schaltung I Standard I S I festverdrahtete Funktion Software programmierbar Hardware programmierbar PLDs Semikunden Entwurf Vollkunden Entwurf.. - Verknupfungsglieder Speicherglieder odierer - Register.. Zahler - PU - ontroller - Speicher PROM EPROM EEPROM - PL / GL u.a. - Gate rrays Zellbausteine - vollkundenspezifische austeine

146 > > > > > > > > > > > > > > > 46 Speicherbausteine dressdecodierer Minterme Speicherbaustein = > = = = = 4 5 = 6 = = 7 Datenwort-usgang RD dress Decoder Speicherzelle (FlipFlop) WR Datenwort-Eingang

147 47 Speicherbausteine programmierbare austeine sind universelle Schaltnetze eispiel: RM 8 it Wortbreite jede Speicherzelle besteht aus 8 it (Werte von $ bis $FF) nnahme: folgende Werte wurden einprogrammiert Inhalt: dresse Inhalt (Dez) xe (6 ) x96 (5 ) x56 (86 ) x (5 ) im Dualcode dresse Inhalt D 7 D 6 D 5 D 4 D D D D Funktion Ā Ā m-it Wortbreite m Funktionen realisierbar n dressleitungen n Eingangsvariablen Speicherbausteine realisieren alle Funktionen in DNF

148 48 PLD-Struktur X X UND-.. Verknupfung P a) Strukturmodell ODER-.. Verknupfung X X UND- Matrix X p 7 p 6 p 5 p 4 p p p p ODER- Matrix >_ >_.. b) Darstellung mit Verknupfungsgliedern X X UND- Matrix X p 7 p 6 p 5 p 4 p p p p ODER- Matrix >_ >_ c) vereinfachte Darstellung

149 49 Programable Logic Devices (PLD) x x P R O M x x P L Feste UND-Matrix >_ >_ >_ 4 >_ Programmierbare UND-Matrix >_ >_ Programmierbare ODER-Matrix Feste ODER-Matrix x x P L Programmierbare UND-Matrix >_ >_ >_ >_ 4 Programmierbare ODER-Matrix UND Matrix ODER Matrix ROM fest fest (E)PROM fest programmierbar PL programmierbar fest PL programmierbar programmierbar

150 5 Übersicht PLD PLD-austeintypen UND Matrix ODER Matrix esonderheiten PROM fest prog bar EPROM (Erasable PROM) fest prog bar UV löschbares PROM EEPROM (Electrically Erasable PROM) fest prog bar elektrisch löschbares PROM PL (Programmable rray Logic) prog bar fest PL ist ein eingetragenes Warenzeichen der Firma Monolithic Memories Inc., US GL (Genetic rray Logic) prog bar fest elektrisch programmierbar und elektrisch löschbares PL, GL ist ein Warenzeichen der Firma Lattice Semiconductor HL (Hardware rray Logic) fest fest PL mit ab Hersteller kundenspezifisch festverdrahteter UND-Matrix IFL (Integrated Fuse Logic) Familienbezeichnung der von Valvo hergestellten PLD s. Dazu gehören die Typen: FPG (Field Programmable prog bar fest PL ohne Register Gate rray) FPL (Field Programmable prog bar prog bar PL ohne Register Logic rray) FPLS (Field Programmable prog bar prog bar PL mit JK/D-Flipflops Logic Sequencer) L (Logic ell rray) prog bar prog bar programmierbare E-/usgabeblöcke, konfigurierbare Logikblöcke und Verbindungsleitungen

151 } }dre 5 ROM/PROM/(E)EPROM ufbau dressdecoder Speichermatrix mit programmierbaren Koppelelementen eispiel: V β decodierer Speichermatrix X X X / X >_ >_ S U.. Programmcode ab dresse :,,,,,,, usführungen: ROM: Read-Only-Memory maskenprogrammierbare ODER Matrix PROM: Programmable Read Only Memory einmalprogrammierbare ODER Matrix (E)EPROM: (Electrically) Erasable Programmable Read Only Memory ODER Matrix programmierbar und löschbar

152 5 Koppelelemente Datenleitung Wortleitung D D D D a) Schematische Darstellung b) mit Dioden U D U D D D D c) mit MOS-Transistoren d) mit NPN-Transistoren U Schmelzsicherung Schmelzsicherung

153 5 Schaltnetzentwurf mit Eproms 7-Segmentanzeige 7Segmente 7 Funktionen 4 Eingangsvariablen ($ bis $F) 4 dressleitungen, 6 Speicherworte Segment high-activ, dh, ON bei bzw. OFF bei a b c d e f g D 7 D 6 D 5 D 4 D D D D HEX 7E 6D F 7 7F 7 77 F 4E D 4F 47

154 54 Schaltnetzentwurf mit Eproms 7 Segment Programmierung D 7 D 6 D 5 D 4 D D D D dress decoder F > > > > > > > > 7segmentrom.hds noe ns ROM 56x D E F + 4 P K

155 55 Schaltwerksentwurf mit Eproms Würfel x = zyklischer Zähler -5 mit Würfelausgabe x = Halten des aktuellen Zustands mit Würfelausgabe Trennung: Übergangsfunktion und usgangsfunktion X L L L L 4 D 7 D 6 D 5 D 4 D D D D Hex 4 5E E....

156 56 Schaltwerkentwurf mit Eproms Würfel Programmierung D 7 D 6 D 5 D 4 D D D D X dress decoder F > > > > > > > > D D D wuerfelrom.hds D N NR noe ns ROM 56x8 L L5 7 D N L L6 NR 5 4 L L4 L7 D clk N NR X

157 57 RLU mit Leitwerk Prozessor (DIN 44) Funktionseinheit innerhalb eines digitalen Rechensystems, die Rechenwerk und Leitwerk umfasst Rechenwerk (LU) Funktionseinheit innerhalb eines digitalen Rechensystems, die Rechenoperationen ausführt. Leitwerk (oder Steuerwerk) Funktionseinheit innerhalb eines digitalen Rechensystems, die die Reihenfolge steuert, in der die efehle eines Programms ausgeführt werden diese efehle entschlüsselt und dabei ggf. modifiziert die für ihre usführung erforderlichen Signale abgibt Ziel: Schritte automatisieren Microprogramm (EPROM) Microprogramm soll autonom laufen für die Microschritte wird ein Zähler benötigt für den Zähler wird ein Takt benötigt Zähler innerhalb des Microprogramms realisierbar externer Zähler möglich Vereinbarung: 8 Microschritte pro efehl Hades: counter/counter.hds = D N NR = D N NR r = D N NR D N NR 4it-Zähler: TTL 746

158 58 RLU mit Leitwerk ode eines ssemblerbefehls (Opode) ist Startadresse ( 6 ) des Microprogramms Hades: 9 raluleit/ralu.hds ROM: leithigh.rom OP OP OP OP efehls schritt Leitwerk ROM 56x8 noe ns Out 5 6 InG 4 5 lug 4 LU S LU S LU S ccu D D D D R D D D D r r Rechenwerk Tri Eingabe Out Out Datenbus Out 8 9 Out G D E F LU S S S Steuerleitungen + usgabe OutR D Tri G D D r D R nt r MNM OP OP OP OP NOP LD ST DD SU IN DE ND OR XOR IN OUT ssembler efehle Mnemo inär Hex Funktion NOP x Nix LD x (reserviert: aus RM lesen) ST x (reserviert: ins RM schreiben) DD x ddiert ccu mit Reg, Ergebniss in ccu SU x4 Subtrahiert Regb vom ccu, Ergebniss in ccu IN x5 Incrementiert ccu DE x6 Decrementiert ccu ND x7 itweise ND Verknüpfung von ccu und Reg OR x8 itweise OR Verknüpfung von ccu und Reg XOR x9 itweise XOR Verknüpfung von ccu und Reg IN x Liest von Eingabeeinheit in ccu OUT x Schreibt ccuinhalt in usgabeeinheit 4 Weitere efehle möglich

159 59 Microprogrammierung des Leitwerk odierung: LU-Funktion S S S F ND OR XOR MNM OP OUT ING LG S S S DR HEX Funktion NOP NIX LD 8 9 reserviert RM ST 8 reserviert RM DD 8 Eingabeeinheit auf Datenbus 9 5 Reg uebernimmt; LU + 9 Ergebniss auf us 49 ccu uebernimmt SU Eingabeeinheit auf Datenbus 5 Reg uebernimmt; LU - Ergebniss auf us 8 ccu uebernimmt IN 8 LU: ccu= DE LU: -- 8 ccu= ND 8 Eingabeeinheit auf Datenbus 9 55 Reg uebernimmt; LU ND D Ergebniss auf us 8D ccu uebernimmt OR 4 Eingabeeinheit auf Datenbus 4 56 Reg uebernimmt; LU OR 4 E Ergebniss auf us 4 8E ccu uebernimmt XOR 48 Eingabeeinheit auf Datenbus Reg uebernimmt; LU XOR 4 F Ergebniss auf us 4 8F ccu uebernimmt IN 5 Eingabeeinheit auf us 5 9 ccu liest us OUT 58 8 U auf Datenbus 59 8 usgabe liest us

160 6 RLU mit RM Erweiterung: Hauptspeicher Lieferant für efehle und Daten Neu: Instruction Register IR efehle über Datenbus ins IR neue Steuerleitung IR Schreib- und Lesezugriff auf Datenbus schreibende Einheiten Steuerleitungen?? RM LU Eingabeeinheit odierung durch ein einfaches Schaltnetz DusW DusW LU IN RM DusW und DusW ersetzen InG und lu Einfacher it dressdecoder (realisiert mit Demultiplexer) :4 S S S S

161 6 RLU mit RM kleine Logik zur Umsetzung der low-aktiven Steuereingänge des Rams auf high-aktive Signale: R W NS R/NW Funktion x bgekoppelt RM beschreiben RM auslesen x x R/NW = W = W W NS = R W neue Steuerleitung RM W W 6x4 it RM: TTL 749 Hades: raluram/ralu.hds oberes ROM: leithigh.rom unteres ROM: leitlow.rom NOP LD ST DD SU 4 IN 5 DE 6 ND 7 efehlscode IR D D D D OR 8 XOR 9 IN OUT r noe ns noe ns ROM 56x8 7 6 Out 5 DusW 4 DusW LU S LU S LU S ROM 56x8 Leitwerk S S D ccu D D D D r R D D D D r Rechenwerk Out Out Out Out LU S S S Tri G Datenbus Steuerleitungen D E F + usgabe Eingabe r Tri G OutR D D D D R efehls schritt nt r RM W IR dressbus R NS W NW RM D D D D 749 NS R/NW

162 6 Leitwerk: RLU mit RM odierung: Datenbus Schreiben LU-Funktion DW DW F S S S F LU + Input ++ RM - -- ND OR XOR MNM OP OUT DW DW S S S RMW IR DR HEX Funktion NOP 8 efehl auf us 8 IR uebernimmt LD 8 8 efehl auf us 9 8 IR uebernimmt 8 Datum auf Datenbus 98 ccu uebernimmt ST 8 efehl auf us 8 IR uebernimmt 8 Datum auf Datenbus 8 RM uebernimmt DD 8 8 efehl auf us 9 8 IR uebernimmt 8 Datum auf Datenbus 59 Reg uebernimmt; LU + 9 Ergebniss auf us D 89 ccu uebernimmt SU siehe DD IN 8 8 efehl auf us 9 IR uebernimmt LU: ++ 8 ccu= DE 8 efehl auf us IR uebernimmt LU: -- 8 ccu= ND OR XOR siehe DD IN 5 8 efehl auf us 5 8 IR uebernimmt 5 Eingabeeinheit auf us 5 9 ccu liest us OUT 58 8 efehl auf us 59 8 IR uebernimmt 5 8 U auf Datenbus 5 8 usgabe liest us