Digitaltechnik. Klaus Fricke. Lehr- und Übungsbuch für Elektrotechniker und Informatiker. 4., aktualisierte Auflage
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- Hansi Hoch
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1 Klaus Fricke Digitaltechnik Lehr- und Übungsbuch für Elektrotechniker und Informatiker 4., aktualisierte Auflage Mit 205 Abbildungen und 100 Tabellen Viewegs Fachbücher der Technik Vieweg
2 VII 1 Einleitung 1 2 Codierung und Zahlensysteme Codes Dualcode Festkomma-Arithmetik im Dualsystem Ganzzahlige Addition im Dualsystem Addition von Festkommazahlen Einerkomplementdarstellung Zweierkomplementdarstellung Subtraktion in Zweierkomplementdarstellung Bereichsüberschreitung Multiplikation Division Hexadezimalcode Oktalcode Graycode BCD-Code Alphanumerische Codes Übungen 13 3 Schaltalgebra Schaltvariable und Schaltfunktion Zweistellige Schaltfunktionen Rechenregeln Kanonische disjunktive Normalform (KDNF) Kanonische konjunktive Normalform (KKNF) Darstellung von Funktionen mit der KKNF und KDNF Minimieren mit Hilfe der Schaltalgebra Vereinfachte Schreibweise Schaltsymbole Grundsätzlicher Aufbau der Symbole Die Abhängigkeitsnotation Die UND-Abhängigkeit (G) Die ODER-Abhängigkeit (V) Die EXOR-Abhängigkeit (N) Die Verbindungs-Abhängigkeit (Z) Die Übertragungs-Abhängigkeit (X) Übungen 30 4 Verhalten logischer Gatter Positive und negative Logik Definition der Schaltzeiten 33
3 VIII 4.3 Übertragungskennlinie, Störabstand Ausgänge Offener Kollektor (Open Collector) Tri-State-Ausgang Übungen 38 5 Schaltungstechnik CMOS Fan-Out Grundschaltungen NAND und NOR Transmission-Gate Tristate-Ausgang CMOS-Eigenschaften TTL Belastung der Ausgänge Emitter-Coupled Logic (ECL) Integrierte Injektions-Logik (I 2 L) Verlustleistung und Schaltverhalten von Transistorschaltern Übungen 52 6 Schaltnetze Minimierung mit Karnaugh-Veitch-Diagrammen Minimierung der KDNF Minimierung der KKNF Karnaugh-Veitch-Diagramme für 2, 3, 5 und 6 Eingangsvariablen Unvollständig spezifizierte Funktionen Das Quine-McCluskey-Verfahren Andere Optimierungsziele Umwandlung UND/ODER-Schaltnetz in NAND-Schaltnetz Umwandlung ODER/UND-Schaltnetz in NOR-Schaltnetz Laufzeiteffekte in Schaltnetzen Strukturhazards Funktionshazards Klassifizierung von Hazards Übungen 69 7 Asynchrone Schaltwerke Prinzipieller Aufbau von Schaltwerken Analyse asynchroner Schaltwerke Systematische Analyse Analyse unter Berücksichtigung der Gatterlaufzeit Speicherglieder RS-Flipflop RS-Flipflop mit Takteingang D-Flipflop Flankengesteuertes D-Flipflop Zweiflankensteuerung JK-Flipflop 88
4 IX T-Flipflop Beispiel Zusammenfassung Flipflops Übungen 93 8 Synchrone Schaltwerke Synthese von Schaltwerken (Beispiel 1) Aufgabenstellung Aufstellendes Zustandsdiagramms Struktur der Maschinensteuerung Aufstellen der Zustandsfolgetabelle Aufstellen der Ansteuertabelle und der Ausgangstabelle Synthese von Schaltwerken (Beispiel 2) Aufgabenstellung Aufstellen des Zustandsdiagramms Aufstellen der Zustandsfolgetabelle Entwicklung eines Schaltnetzes für die Ansteuersignale Vollständige Zustandstabelle Vollständiges Zustandsdiagramm Zeitverhalten von Schaltwerken Übungen Multiplexer und Code-Umsetzer Multiplexer Multiplexer-Realisierung von Funktionen Code-Umsetzer Der BCD/Dezimal-Code-Umsetzer Demultiplexer Erzeugung von Funktionsbündeln Analoge Multiplexer und Demultiplexer Übungen Digitale Zähler Asynchrone Zähler Modulo-8-Binärzähler Modulo-6-Zähler Asynchrone Rückwärtszähler Zeitverhalten asynchroner Zähler Synchrone Zähler Bit-Dualzähler Mod-6-Zähler im Gray-Code Der synchrone 4-Bit Aufwärts/Abwärts-Binärzähler Übungen 130
5 X 11 Schieberegister Zeitverhalten von Schieberegistern Schieberegister Rückgekoppelte Schieberegister Moebius-Zähler, Johnson-Zähler Pseudo-Zufallsfolgen Übungen Arithmetische Bausteine Volladdierer Serienaddierer Ripple-Carry-Addierer Carry-Look-Ahead Addierer Kaskadierung von Carry-Look-Ahead-Addierern Vergleich der Addierer Arithmetisch-logische-Recheneinheiten (ALU) Beispiele für Operationen Komparatoren Bit-Komparator Kaskadierbare Komparatoren Übungen Digitale Speicher Prinzipieller Aufbau von Speicherbausteinen ROM PROM EPROM EEPROM EAROM NOVRAM RAM Statisches RAM Beispiel RAM Dynamisches RAM SDRAM (Synchrones DRAM) DDR-RAM (Double Data Rate DRAM) Eimerkettenspeicher Beispiel eines FIFOs Kaskadierung von Speichern Erweiterung der Wortlänge Erweiterung der Speicherkapazität Volldekodierung Teildekodierung Lineare Dekodierung Übungen Programmierbare Logikbausteine ASIC-Familien 189
6 XI 14.2 Programmierbare Logik-ICs (PLD) PLD-Typen ROM, EPROM, EEPROM PLA PAL GAL Programmierung von PLD-Bausteinen Test Field Programmable Gate Arrays (FPGA) Aufbau eines FPGAs Konfigurierbare Logik-Blöcke (CLB) IO-Block Verbindungsleitungen Programmierung eines FPGAs EPLD Beispiel EPLD: CY7C Gate-Arrays Aufbau von Channeled Gate-Arrays Standardzellen-ASICs yollkundendesign-asics Übungen VHDL Entwurfsverfahren für digitale Schaltungen Die Struktur von VHDL Typen Operatoren Entity Architecture Prozesse Struktureller Entwurf Busse Übungen Mikroprozessoren Prinzip kooperierender Schaltwerke Der von Neumann-Rechner Operationswerk Leitwerk Speicher Ein- und Ausgabe Betrieb Architektur des 68HC Anschlüsse des 68HC Funktionsabläufe bei der Befehlsausführung CPU-Register Speicher Assembler-Programmierung 246
7 XII 16.5 Adressierungsarten Befehlssatz Konventionen Transfer-Befehle Speicher-Befehle Lade-Befehle Arithmetische Befehle: Negation Arithmetische Befehle: Addition Arithmetische Befehle: Subtraktion Arithmetische Befehle: Inkrement und Dekrement Arithmetische Befehle: Vergleich Logische Operationen Schiebe- und Rotations-Befehle Bitmanipulations-Befehle Absolut adressierter Sprung Relativ adressierter Sprung Bedingte Sprünge Befehle für Unterprogramme Assembleranweisungen Interrupt-Bearbeitung Übungen 270 A Anhang 271 A.l Die Abhängigkeitsnotation 271 A.2 Befehlssatz des 68HC Lösungen der Aufgaben 283 Literatur 305 Sachwortregister 309
Inhaltsverzeichnis VII. 1 Einleitung 1
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