extreme Fast Control (XFC) mit dem Multiachs-Servoregler AX8000 products

Transkript

1 PC-Conrol producs exreme Fas Conrol (XFC) mi dem Muliachs-Servoregler AX8000 Mi dem Muliachs-Servosysem AX8000 lassen sich mehrkanalige Anriebslösungen außergewöhnlich kompak aufbauen. Besondere Merkmale sind die sehr schnelle Regelungsechnik (exreme Fas Conrol) mi außergewöhnlich kurzen Zeien zur Verarbeiung von EherCAT-Frames. Durch TwinCAT im Anrieb können Anwender Moion Conrol IP ersellen, dessen Algorihmen von der CPU/FPU des Moion Conrollers ausgeführ werden. Das senk die Enwicklungskosen und ermöglich innovaive Ansäze. Vor nich allzu langer Zei war es normal, dass, Moion-Conrol-() und Feldbus nich synchronisier waren. Bei großen z. B. mi PROFIBUS realisieren Anlagen konnen leich Reakionszeien von mehreren 100 Millisekunden aufreen. Sand der Technik Heue is es üblich, dass Indusrie-PCs zur Auomaisierung eingesez werden, wodurch, und Visualisierung eine gemeinsame Hardware nuzen. Auch sezen sich bei neuen Maschinen Eherne-basiere Feldbusse wie zum Beispiel EherCAT immer weier durch. Es is mi akueller Technik kein Problem, und Feldbus mi synchronisieren Zykluszeien im Millisekundenbereich zu bereiben. Die erreichbaren Zykluszeien hängen im Wesenlichen von der Größe der Maschine, von der Rechenleisung des Prozessors und von der Konfiguraion des Feldbusses ab. Bei -geseueren Maschinen lieg die Zykluszei von Moion Conrol und EherCAT als Feldbus heue meis um 1 ms. Die angeseueren, inern schneller geakeen Servoanriebe nuzen salgorihmen, um die gefordere Bahngenauigkei sicherzusellen.

2 producs PC-Conrol Sample Inpu Updae Oupu (nich aksynchron) Inpu-/Oupu-Tozei: 2 3 Zykluszeien Inpu-/Moion-Conrol-Tozei: ~3 4 Zykluszeien Neue Posiion erreich Abbildung 1: Der Signalfluss des ses is gelb hinerleg: Sample Prozess Inpu, synchronisier vom Disribued Clock (), EherCAT Read (),,, EherCAT Wrie; Updae Oupu oder Sar. Sample Inpu Updae Oupu (nich aksynchron) Inpu/Oupu-Tozei: 1 2 Zykluszeien Inpu/Moion-Conrol-Tozei: ~2 3 Zykluszeien Neue Posiion erreich Abbildung 2: Mi zwei EherCAT-Frames pro Zyklus kann die Tozei um eine Zykluszei verringer werden. Abbildung 1 veranschaulich den üblichen zeilichen Ablauf einer Reakion auf ein. Nacheinander werden vom Prozessor das Prozessabbild vom Feldbus eingelesen, die - und -Rouinen abgearbeie und die berechneen Daenwore zur Ausgabe mi dem nächsen Feldbuszyklus bereigesell. Trigger-Signal zum Abasen (Inpu) bzw. zum Halen (Oupu) is das EherCAT-Disribued-Clock-()-Signal, in den Bildern dargesell durch roe Pfeile. Die EherCAT-Slaves haben vom Sample der Eingänge bis zum Durchlauf des Frames Zei, um die Daen im EherCAT-ASIC bzw. -FPGA zum On-line-Processing bereizusellen. Analog gil das für die Bearbeiung der Ausgangssignale bis zur Ausgabe mi dem nächsen. Da alle Zykluszeien synchron sind, is die Reakionszei ab der Abasung vollsändig deerminisisch. Unerwünsch und häufig für den Anwender auch überraschend is die resulierende Reakionszei von ca. 2 3 Zyklen, also z. B. 2 3 ms bei einer Zykluszei von 1 ms. Falls eine Reakion über eine Bewegungsseuerung erfolgen soll, komm der sysemimmanene Delay der von genau einem Zyklus dazu. Insgesam beräg die Verzögerung bei einer Moion-Conrol-Reakion 3 4 Zykluszeien. Möche man bei einer -Maschine schnell auf z. B. zu hohe Kräfe oder Drehmomene in der Ar eines Regelkreises reagieren, so is die beschriebene Verzugszei regelungsechnisch wirksam und beeinfluss das Verhalen. Kommunikaion mi doppelem Feldbusak Die Aufeilung des üblichen Read/Wrie-EherCAT-Frames in zwei Frames is eine Möglichkei die Tozei zu reduzieren: - Unmielbar nach dem Sample der Prozessdaen durch das -Signal werden mi einem EherCAT-Read-Frame die Eingangssignale dem Indusrie - PC bereigesell. Bei akuellen Indusrie-PCs kann für diesen Frame die Hardware-Funkionaliä zeigeseueres Senden genuz werden, um evenuelle Laenzzeien durch Prozessorbearbeiung auszuschließen. - Sofor nach dem Abarbeien der Algorihmen durch den Prozessor werden die Ausgangsdaen mi dem EherCAT-Wrie-Frame akualisier. Abbildung 2 veranschaulich den zeilich opimieren Ablauf einer Reakion auf ein. Die resulierende Reakionszei beräg jez nur noch 1 2 Zyklen. 1 Zyklus wurde eingespar. Bei einer Reakion über Moion Conrol mi

3 PC-Conrol producs Sample Inpu Updae Oupu Feininerp. I/O-Tozei: 2 3 Zykluszeien Feininerp. Feininerp. Neue Posiion erreich Inpu/Moion-Conrol-Tozei: ~4 5 Zykluszeien Abbildung 3: Wenn und auf unerschiedliche Prozessorkerne allokier sind, werden kürzere Zykluszeien möglich, z. B. 250 µs. Sample Inpu Updae Oupu Inpu/Moion-Conrol-Tozei: 3 4 Zykluszeien Vorseuerung akiv Abbildung 4: Bei sehr schnellen Zykluszeien z. B. 125 µs is im Anrieb keine nowendig. Mi einer Vorseuerung kann sehr schnell reagier werden, hier in weniger als 500 µs. jez ca. 2 3 sa vorher ca. 3 4 Zyklen Delay ensprich das einer Verringerung der Verzugszei um rund 30 %. Bei dieser Mehode is es wichig, dass die Signalverarbeiung in den EherCAT-Slaves zeiopimier is. Opimierung der Zykluszeien 1. Schri Eine nennenswere Verringerung der Tozei ergib sich, wenn alle Zykluszeien deulich kleiner gewähl werden. In einem 1. Schri wird eine Herabsezung der Zykluszeien von 1 ms auf 250 µs berache. Das reduzier die Tozei (ca. 4 Zyklen) von 4 ms auf nur noch 1 ms. 250 µs sind weder für die EherCATbasiere Kommunikaion noch für moderne Anriebe eine besondere Herausforderung. Die Auslasung des IPC häng naürlich von der Applikaion und dem gewählem Prozessoryp ab. Bei 250 µs kann es schon sinnvoll sein, die Rouinen für und auf mehrere Prozessorkerne aufzueilen. Durch die parallele Verarbeiung können moderne Mehrkernprozessoren effizien genuz werden. Allerdings seig die Tozei durch parallele Verarbeiung bei einem Ereignis, welches ers von der und danach von der verarbeie wird, um einen Zyklus auf 1,25 ms (Abbildung 3). Opimierung der Zykluszeien 2. Schri In einem 2. Schri kann die Zykluszei weier auf z. B. 125 µs herabgesez werden. Bei der EherCAT-Kommunikaion is zu beachen, dass die Zeioleranzen jez geringer werden. Jedoch is das Senden und Empfangen bei 125 µs Zykluszei für einen ensprechend konfigurieren leisungssarken Indusrie-PC unkriisch. Typischerweise bleib für die in der Regel parallele Ausführung der Algorihmen ein Zeifeser von ca. 80 µs. Bei 125 µs kann es schon sinnvoll sein, auch die auf mehrere Cores aufzueilen. Ein Core kann z. B. über Look- Ahead-Algorihmen die maximal mögliche Bahngeschwindigkei berechnen, ein anderer Core generier die akuellen Bahnsollwere für die Anriebe. Für einen Sandard-Anrieb sind 125 µs vergleichsweise kurz. Um die Belasung zu reduzieren, kann die Lageregelung auch auf 125 µs konfigurier werden. Eine is dann nich mehr erforderlich, was die Tozei um den Zyklus für die verringer auf 3 4 Zyklen bzw. ca. 500 µs (Abbildung 4). Ohne is es jedoch nowendig, dass zusäzlich zur Soll-Posiion auch noch die Geschwindigkeis- und of auch die Beschleunigungsvorseuerung vom zenralen Prozessor berechne und über EherCAT bereigesell werden.

4 producs PC-Conrol EherCAT IP ARM CPU DRAM DMA FPGA Observer Flash Drive IP OCT IP Power Elecronics Encoder Abbildung 5: EherCAT Soll- und Iswere können beim AX8000 innerhalb des FPGAs ohne nennensweren Delay per DMA kopier werden. Eine Prozessor-basiere Prozessdaenverarbeiung im EherCAT- Slave benöig einige μs. Die opionale VHDL-basiere Prozessdaenverarbeiung des AX8000 benöig weniger als 1 μs. IPC IPC Abbildung 6: Der AX8000 kann Prozessdaen mi VHDL-Algorihmen (in Hardware) verarbeien. Das ermöglich eine längere Bearbeiungszei für IPC- Algorihmen oder schnellere Zykluszeien. Opional kann die XFC-Technologie Oversampling genuz werden: In einem -Task-Aufruf wird eine Folge von z. B. vier Sollweren mi den zugehörigen Vorseuergrößen auf dem IPC berechne und mi einem gemeinsamen EherCAT- Frame zum AX8000 überragen. Im Anrieb erfolg die Übernahme der Sollwere sequeniell mi verglichen zur 4-Mal kürzerer Zykluszei. Signalverarbeiung im Muliachssysem AX8000 Bei Zykluszeien uner 125 µs renn sich bei Anrieben die Spreu vom Weizen: Eine EherCAT-Zykluszei von 62,5 µs zu erreichen is nich so schwierig; aber gleichzeiig sicherzusellen, dass bereis wenige µs nach Einreffen des EherCAT-Frames gerigger durch das Disribued-Clocks-Signal die Leisungshalbleier wie vorgegeben reagieren, is eine Herausforderung. Das Muliachs-Servosysem AX8000 wird dem in jeder Hinsich gerech. Nach außen kommunizier der AX8000 über das Einspeisemodul per EherCAT mi Sandard-Eherne-Technik. Inern verwende der AX8000 den EherCAT-Klemmen-Sysembus (E-Bus), der die Eherne-Frames nur um wenige Nanosekunden verzöger. Herzsück der Achsmodule is ein leisungsfähiges FPGA, bei dem programmierbare Logik und eine Dual-Core-ARM-CPU auf einem Silizium-Chip inegrier sind. Die programmierbare Logik wird im Wesenlichen von konfigurieren und verschaleen VHDL-IP (Inellecual Propery)-Modulen genuz: - Drive-IP-Core, feldorieniere Moorregelung in VHDL codier - EherCAT-IP-Core, on-he-fly-processing von EherCAT-Frames - Feedback-IP, wie zum Beispiel OCT zur Ankopplung von Encodern - Flexible DMA Uni Drive-IP-Core, in VHDL-codiere feldorieniere Moorregelung Der vollsändig in Hardware (VHDL) implemeniere Sromregler verein die Voreile analoger und digialer Regelungsechnologie. Dadurch kann z. B. innerhalb von nur einer Mikrosekunde auf unerwünsche Regelabweichungen reagier werden, ohne dass es zu einer Übersromabschalung komm. EherCAT IP-Core On-he-fly-processing von EherCAT-Frames Der EherCAT-IP-Core ermöglich es, innerhalb eines FPGAs die EherCAT-

5 PC-Conrol producs Prof. Dr. Jens Onno Krah, Enwicklung und Produk managemen Anriebsechnik, Beckhoff Kommunikaionsfunkion zu implemenieren. Die EherCAT-Funkionaliä wie die Anzahl der FMMUs und SYNC-Manager, die Größe des DPRAMs usw. is ensprechend der Anforderungen des AX8000 konfigurier. Die Funkionaliä is kompaibel zur EherCAT-Spezifikaion und zu den EherCAT-ASICs (ET1100, ET1200). Feedback-IP wie zum Beispiel OCT zur Ankopplung von Encodern Alle Beckhoff Servomooren der AM8000-Familie sind sandardmäßig mi der One Cable Technology (OCT) ausgesae, sodass Power und Feedback in einer Leiung zusammengefass sind. Die Kommunikaion mi den in den Mooren inegrieren Encodern erfolg über einen im FPGA implemenieren OCT-Feedback- IP, und wird FPGA-inern mi dem EherCAT--Signal synchronisier. Opional können z. B. auch EnDAT-Encoder verwende werden. Flexible DMA Uni Sa diese IP-Blöcke mi vielen Signalpfaden und Muliplexern zu verbinden, werden FPGA-inern zwei Möglichkeien unersüz. Die Daenwore werden enweder vom Prozessor gelesen bzw. geschrieben, oder Sie werden unabhängig vom Prozessor nanosekundengenau mi einer DMA Uni kopier. Abbildung 5 zeig ein vereinfaches Blockschalbild der FPGA Funkionaliä. So können z. B. Sollwere gerigger vom -Signal in wenigen Nanosekunden vom EherCAT-IP-Dual-Por-RAM zu Drive-IP-Regisern überragen werden. Genauso kann auch ein Is-Wer vom Encoder auch zeigerigger zum EherCAT-IP-Dual-Por-RAM kopier werden, der dann beim nächsen Durchlauf des zugehörigen EherCAT-Frames zur Seuerung versende wird. Die außergewöhnlich geringe Laenzzei in Kombinaion mi der Regelungsechnik in VHDL (d. h. in Hardware) erlaub es, dass EherCAT-Frames mi Sollweren nur kurz vor dem -Signal durchlaufen müssen, bzw. EherCAT-Frames zum Weierleien der Iswere schon kurz nach dem -Signal durchlaufen dürfen. Die exrem geringe Laenzzei ermöglich es, dass Algorihmen des IPC mehr Zei nuzen können; alernaiv kann die Zykluszei reduzier werden (Abbildung 6). Aufeilung der Feldbuskommunikaion auf mehrere parallele Sränge die erforderliche Zykluszei ermöglich werden. Moion-Conrol-IP In den lezen Jahren forschen und enwickeln viele Teams an innovaiven Algorihmen für Synchron-, Relukanz- und Asynchronmaschinen oder an spezielleren Projeken. Z. B. kann es sich auch um eine Linearisierung einer Kniehebelkinemaik handeln. Durch die fehlenden offenen und sandardisieren Schnisellen werden deshalb immer wieder einzelne Hardwarebaugruppen in kleinen Sückzahlen ersell. Bisher war der Einsaz von Inellecual Propery (IP) bei Anriebsreglern nich vorgesehen. Herseller öffnen die Geräearchiekur in der Regel nich für Maschinenbauunernehmen oder Endkunden. Das lieg vor allem an der geringen Rechenleisung der bisher eingesezen μ-conroller bzw. DSPs, die meis in Assembler bzw. hardwarenahem C programmier sind. Bei einem TwinCAT-basieren Servoanrieb is der Einsaz von IP naheliegend. Durch die heue verfügbare Hardware is die Programmierung eines Anriebs viel weniger zeikriisch. Weil ein Teil der Algorihmen innerhalb des FPGAs in VHDL implemenier sind, reduzier sich die Anzahl der nowendigen Tasks innerhalb eines Anriebs. Aufwendige Algorihmen können mi der leisungsfähigen ARM- CPU mi FPU gerechne werden. Auch die Nuzung der insallieren Prozessorleisung is viel effiziener, da Compiler-Technologie zum Einsaz komm. MATLAB /Simulink von he MahWorks is das Sandard-Tool zur Simulaion von Regelkreisen. In fas jeder Enwicklungsabeilung finde sich mindesens eine Lizenz. Die Anbindung von MATLAB /Simulink ermöglich die Ausführung von TwinCAT-Modulen, die in der Simulaionsumgebung Simulink als Modell erzeug wurden. Durch die gewähle Ar der Anbindung werden die Parameer und Variablen in der grafischen Oberfläche von TwinCAT 3 dargesell und können zur Laufzei auch in der Echzeiumgebung berache und geänder werden. In der Praxis heiß das, dass der AX8000 auch bei einer Zykluszei von nur 62,5 µs zwei Frames pro Zyklus verarbeien kann. Jedoch muss beache werden, dass diese hohe Performance nur in eher kleinen Teilsysemen mi nich zu langen Eherne-Frames möglich is. Bei größeren Anlagen kann durch eine weiere Infos uner: