. Schaltungselemente 7 Arithmetische Schaltungen. Schaltungselemente Logikgatter Treiber; gibt am Ausgang denselben Logikpegel aus, der auch am Eingang anliegt Inverter; gibt am Ausgang den Logikpegel des Eingangnvertiert aus UND-Verknüpfung; gibt am Ausgang aus, wenn beide Eingänge auf liegen, anderenfalls ; die Anzahl der Eingänge kann auch > sein NICHT-UND-Verknüpfung; gibt am Ausgang aus, wenn beide Eingänge auf liegen, anderenfalls ; die Anzahl der Eingänge kann auch > sein ODER-Verknüpfung; gibt am Ausgang aus, wenn mindestens ein Eingang auf liegt, anderenfalls ; die Anzahl der Eingänge kann auch > sein NICHT-ODER-Verknüpfung; gibt am Ausgang aus, wenn kein Eingang auf liegt, anderenfalls ; die Anzahl der Eingänge kann auch > sein Exklusiv-ODER-Verknüpfung/Antivalenz; gibt am Ausgang aus, wenn beide Eingänge unterschiedliche Pegel aufweisen, anderenfalls Exklusiv-NICHT-ODER-Verknüpfung/Äquivalenz; gibt am Ausgang aus, wenn beide Eingänge identische Pegel aufweisen, anderenfalls Im folgenden nehmen wir für alle Gatter die (identische) Durchlaufzeit an. Multiplexer Multiplexer wählen einen von mehreren Eingängen aus und leiten den dort anliegenden Logikpegel an den Ausgang weiter. Nachfolgende Abbildung zeigt einen Bit -auf-- Multiplexer, einen Bit 4-auf--Multiplexer, einen n Bit 4-auf--Multiplexer sowie die zugehörigen Wertetabellen. Der Steuereingang s legt fest, welcher der Eingänge a, b,... an den Ausgang durchgereicht wird.
8 Arithmetische Schaltungen a b s a b c d s a b c d s n n n n n s a b s a b c d a) Tragen Sie in nachfolgende Abbildung ein, wie sich ein 4 Bit 4-auf- Multiplexer aus vier Bit 4-auf- Multiplexer aufbauen lässt. : :-.
. Schaltungselemente 9 b) Tragen Sie in nachfolgende Abbildung die Realisierung eines Bit 4-auf- Multiplexers aus Logikgattern ein. :-D :D- :# : # F
N Arithmetische Schaltungen Demultiplexer Demultiplexer haben einen Eingang und leiten dessen Logikpegel an einen von mehreren Ausgängen weiter. Nachfolgende Abbildung zeigt einen Bit -auf-4-demultiplexer sowie die zugehörige Wertetabelle. x s a b c d s a b c d x x x x a) Tragen Sie in nachfolgende Abbildung die Realisierung eines Bit -auf-4 Demultiplexers aus Logikgattern ein. Bit - = " *:# : :# :# #
. Schaltungselemente Decoder Decoder sind Demultiplexer, deren Eingang x permanent auf liegt und deswegen weggelassen wird. Decoder werden zur Auswahl von Alternativen verwendet. s a b c d s a b c d
Arithmetische Schaltungen Speicherelemente: Flipflops und Register Wenn man zwei Inverter rückgekoppelt zusammenschließt, so dass der Ausgang des einen Inverters mit dem Eingang des anderen Inverters verbunden ist, lässt sich ein einzelnes Bit speichern. t.eiii.no Der Wert des gespeicherten Bitst jedoch nicht veränderbar. Um einen bestimmten Wert abzuspeichern, muss die Rückkopplung an einer Stelle aufgelöst werden und der abzuspeichernde Wert angelegt werden. a Zeitpunkt tn Verwendet man Logik-Bauteile mit mehr als zwei Eingängen (NICHT-ODER (NOR), NICHT-UND (NAND), kann auf die Unterbrechung der Rückkopplung verzichtet werden. ^ a x a a b n b rk - ] Inverter b Nachstehende Tabelle zeigt eine Änderung der Eingangswerte der rückgekoppelten NOR-Schaltung über der Zeit. Zum Zeitpunkt t wird Eingang a auf gelegt, zum Zeitpunkt t :#.it#o: wieder auf. ist die Gatterlaufzeit. a) Tragen Sie in die Tabelle die zu den jeweiligen Zeiten gehörenden Ausgangswerte x und ein. t t t + t + t +... t t +... a...... b...... x??......???...... ini :
. Schaltungselemente Zum Zeitpunkt t wird Eingang b auf gelegt, zum Zeitpunkt t 4 wieder auf. b) Tragen Sie in die Tabelle die zu den jeweiligen Zeiten gehörenden Ausgangswerte x und ein. t t t + t + t +... t 4 t 4 +... a...... b :*:*...... x.............. :*: Zum Zeitpunkt t 5 werden beide Eingange a und b auf gesetzt. c) Tragen Sie in die Tabelle die zu den jeweiligen Zeiten gehörenden Ausgangswerte x und ein. t t 5 t 5 + t 5 +... a... b... x...... Mit den beiden Eingänge a und b lässt sich der in der Schaltung abgespeicherte Wert einstellen. Man nennt diese Schaltung auch aschrones Set-/Reset-Flipflop oder asnchrones RS-Flipflop. S S R R
4 Arithmetische Schaltungen Der Begriff asnchron meint, dass an den Set-/Reset-Leitungen angelegte Signale sofort berücksichtigt werden. Dast oft nicht gewollt. Mit einem taktzustandsgesteuerten RS-Flipflop können die Set-/Reset-Leitungen blockiert oder freigeschaltet werden. Im blockierten Zustand (C =) haben Änderungen an S bzw. R keine Auswirkung. Im freigeschalteten Zustand (C =) werden Änderungen übernommen. S C R d) Tragen Sie in nachstehende Abbildung geeignete Gatter und Verbindungsleitungen ein, damit sich das Verhalten eines taktzustandsgesteuerten RS-Flipflops ergibt. S C R II Bei obiger Aufgabe wurden zum Zeitpunkt t 5 beide Eingangswerte auf gesetzt. Beide Ausgänge waren Null. Damit ist der in der Schaltung abgespeicherte Wert nicht definiert. S und R dürfen somit nicht gleichzeitig auf gesetzt werden. Ein D-Flipflop hat statt zweier Eingangsleitungen S und R nur eine einzige Eingangsleitung, über die das Verhalten gesteuert wird. Damit können keine undefinierten Zustände auftreten. D C
. Schaltungselemente 5 e) Tragen Sie in nachstehende Abbildung geeignete Schaltungselemente und Verbindungen ein, damit sich das Verhalten eines D-Flipflops ergibt. D C an S C R Beim D-Flipflop wird über den Eingang D festgelegt, welcher Zustand abgespeichert werden soll ( oder ). Änderungen werden übernommen, wenn C =. Das nennt man zustandsgesteuert. Oft sollen Werte aber nur zu einem bestimmten Zeitpunkt übernommen werden. Mit einem taktflankengesteuerten D-Flipflop werden Werte nur übernommen, wenn C von auf wechselt. Die nächste Abbildung zeigt ein solches taktflankengesteuertes D- Flipflop. Dass die Übernahme : von Daten nur bei steigender Flanke erfolgt, wird mit einem kleinen Dreieck angezeigt. D f) Tragen Sie in nachstehende Abbildung geeignete Bauteile und Verbindungen ein, damit sich das Verhalten eines taktflankengesteuerten D-Flipflops ergibt. D el D C o D C
6 Arithmetische Schaltungen Soll nicht nur ein einziges Bit abgespeichert werden, sondern mehrere Bits, spricht man von einem Register. Nachfolgende Abbildung zeigt ein Register, in dem n Bit abgespeichert werden können. n D n g) Tragen Sie in nachstehende Abbildung ein, wie sich ein Register zur Abspeicherung von n Datenbits aus D-Flipflops aufbauen lässt. a D @ D D n : n D
. Halbaddierer (HA) 7. Halbaddierer (HA) Ein Halbaddierer ist eine Schaltung, die zwei Eingangs-Bits und i zu einem Summen- Bit und einem Überlauf-Bit (c wie carr = Überlauf) addiert. Eingang Eingang i Summe Überlauf (carr) Die Summe entspricht einer XOR-Verknüpfung von und i, der Überlauf der UND- Verknüpfung von und i. Damit lässt sich ein Halbaddierer wie folgt implementieren: i i HA Bei der Addition zweier Zahlen müssen nicht nur die einzelnen Stellen und i der beiden Summanden addiert werden, sondern auch noch ein evtl. auftretender Übertrag aus der vorangehenden Stelle i. Beispiel x =, = : + Es müssen also drei Summanden-Bits (, i, ) zu einem Summen-Bit und einem Übertragsbit addiert werden. Damit ist ein einzelner Halbaddierer zur Addition zweier Binärzahlen x = x n n + + i + + x und = n n + + i i + + nicht ausreichend. Ein Halbaddierer kann die Addition einer Binärstelle nur halb bewerkstelligen.
8 Arithmetische Schaltungen. Volladdierer () Ein Volladdierer addiert drei Summanden (, i und ) zu einer Summe und einem Übertrag und kann damit die Addition einer Binärstelle vollumfänglich bewerkstelligen. O wie HA a) Vervollständigen Sie nachfolgende Wertetabelle eines Volladdierers. i ^ 9-initiierten b) Tragen Sie in nachfolgende Abbildung (links) eine Implementierung einer Volladdierer-Schaltung ein. i - f- I. 74 i -
.4 Ripple-Carr-Addierer/Subtrahierer 9 c) Wieviele Gatterlaufzeiten benötigt der Volladdierer, bis an seinen Ausgängen jeweils das korrekte Signal anliegt? C in till si = T C ins his ci = T Xili tnasi = T Xilgi tnaci = T.4 Ripple-Carr-Addierer/Subtrahierer Beim Ripple-Carr-Addierer werden mehrere Volladdierer so verschaltet, dass sich damit die Summe zweier Summanden berechnen lässt. a) Skizzieren Sie, wie n Volladdierer zusammengeschaltet werden müssen, damit aus den zwei n Bit langen Summanden x und die n Bit lange Summe s berechnet wird. x n- x x x n- i - i - i - i - s n- s s s Die Ripple-Carr-Schaltung wendet unabhängig von der verwendeten Zahlencodierung stets die selben Operationen auf die angelegten Bits an. Da bei vorzeichenloser Codierung binärer Festkommazahlen und bei der Zahlencodierung im Zweier-
). ) 4 Arithmetische Schaltungen Komplement identische Bewegungen auf dem Zahlenring identische Wertänderungen zur Folge haben, liefert die Ripple-Carr-Schaltung nicht nur bei vorzeichenlose Festkommazahlen korrekte Ergebnisse, sondern auch bei vorzeichenbehafteten Zahlen im Zweier-Komplement. (Das gilt jedoch nur, wenn keine Überläufe auftreten.) Die Ripple-Carr-Schaltung kann also nicht nur addieren, sondern auch subtrahieren. Dazu muss der zu subtrahierenden Wert zunächst negiert (Vorzeichen ändern) und anschließend addiert werden: x = x +( ). b) Tragen Sie in nachstehende Schaltung Verbindungslinien und Schaltungselemente ein, so dass die Ripple-Carr-Schaltung nicht nur addieren sondern auch subtrahieren kann. x n- x x x n- I I I dörr Ig i i - i - i - - + in in in.it#... s n- s s s c) Zeichnen Sie in obige Ripple-Carr-Schaltung den kritischen Pfad ein. Wieviele Gatterlaufzeiten benötigt die Ripple-Carr-Schaltung zur Subtraktion zweier n Bit breiter Festkommazahlen? Wieviel im Fall n = 64? Yi ( n - Inverter + Max : T. ci : T ( Cianci ) : µ. ) ' T, Y C in Si : T 7 tx ( n. n = 64 4T T + 7T = T
.5 Carr-Look-Ahead 4.5 Carr-Look-Ahead Bei der Carr-Look-Ahead-Technik werden die Überträge der einzelnen Volladdierer durch zusätzliche Logik im Voraus (engl. to look ahead = vorausschauen) berechnet. Dadurch verringert sich die Ausführungszeit, da das durchrippeln des Übertrags von der niederwertigsten bis zur höchstwertigsten Stelle vermieden wird. Die Grundidee ist folgende: Ein Volladdierer i liefert an seinem Ausgang genau dann einen Übertrag, wenn m der Volladdierer i den Übertrag aus den Eingangswerten und i selbst generiert (engl. generate, g i =), oder der Volladdierer i den Übertrag nicht selbst aus und i generiert, aber aufgrund der Werte von und i einen am Eingang anliegenden Überlauf an den Ausgang weiterleitet (engl. propagate, p i =) und gleichzeitig Volladdierer i einen Überlauf generiert (g i =), oder i und i einen Übertrag weiterleiten (p i =, p i = ) und i einen Überlauf generiert (g i =), oder i, i und i einen Übertrag weiterleiten (p i =, p i =, p i =) und i einen Überlauf generiert (g i =), oder... Der Überlauf eines Volladierers lässt sich damit wie folgt bestimmen: = g i _ (p i ^ g i ) _ (p i ^ p i ^ g i ) _ (p i ^ p i ^ p i ^ g i ) _... Nachfolgende Abbildung zeigt ein Modell des generate/propagate-schemas. = entspricht einer leuchtenden Lampe, im Fall =leuchtet die Lampe nicht. g i g i g i g i p i p i p i p i Es gilt: g i =: i generiert aus den Eingangssignalen und i einen Überlauf. g i =: Die Werte der an i anliegenden Eingangssignale und i generieren nicht aus sich heraus einen Überlauf. Ein Überlauf wird aber trotzdem noch generiert, wenn bei i durch und i ein Überlauf weitergeleitet wird (d.h. bei i gilt p i =) und bei i gleichzeitig gilt =.
. 4 Arithmetische Schaltungen p i =: i leitet den am Eingang weiter. anliegenden Wert an den Ausgang p i =: i der am Eingang auf den Ausgang von i. von i anliegende Wert hat keinen Einfluss Betrachten Sie nachfolgende Implementierung eines Volladdierers. i - a) Wann generiert der Volladdierer einen Überlauf, d.h. bei welchen Werten von und i gilt =? 9in xini b) Wann leitet der Volladdierer einen Überlauf weiter, d.h. bei welchen Werten von und i gilt für einen Volladdierer =? pi = xi 7 i
.5 Carr-Look-Ahead 4 Einstufige Carr-Look-Ahead-Schaltung Nachfolgende Abbildung zeigt den Aufbau eines 4 Bit Carr-Look-Ahead-Addierers. x x x x c sub/ add g p g p g p g p x c x c x c x c - c s c s c s c s s It I In s s s ci werden nicht verwendet Ausgänge Die von den Volladdierern berechneten Überträge werden nicht verwendet. Stattdessen werden die Eingänge der Volladdierer i aus den Generate- und Propagate- Signalen, welche wiederum aus und i bestimmt werden, abgeleitet. Mit steigender Wortbreite n steigt die Komplexität der zur Bestimmung der Eingangssignale notwendigen Schaltungen jedoch stark an: Mit zunehmender Stellenzahl n steigt die Anzahl der Gatter, die für einen Volladdierer zur Bestimmung der Überträge benötigt werden, die Anzahl der pro Gatter benötigten Eingänge (Limitierung durch Fan-In), die Anzahl der an p i und g i angeschlossenen Gatter (Limitierung durch Fan-Out). Limitierungen durch Fan-In/Out können durch eine baumartige Verzweigung der Signale mit zusätzlichen Gattern/Treibern aufgehoben werden. Der hohen Anzahl an Gattern kann durch eine Kaskadierung entgegengewirkt werden.
. 44 Arithmetische Schaltungen Bei der gezeigten Carr-Look-Ahead-Schaltung muss das Signal p auf n Gatter verteilt werden. Nehmen Sie an, dass an einen Gatterausgang maximal vier Gattereingänge angeschlossen werden dürfen, d.h. Fan-Out = 4. - a) Skizzieren Sie die für n = 64 notwendige Baumstruktur, über die p verteilt wird. Zeichnen Sie den kritischen Pfad ein. Wieviele zusätzliche Gatterlaufzeiten ergeben sich durch die Baumstruktur auf dem kritischen Pfad?.## po. # Ef EEF# #. - # - - 4. 4 = 64 Bei der gezeigten Carr-Look-Ahead-Schaltung wird das Signal c durch die ODER- Verknüpfung von fünf Signalen bestimmt. Im Fall n = 64 wird c 6 (Überlauf-Bit Carr-Out) aus der ODER-Verknüpfung von 65 Signalen bestimmt. Nehmen Sie an, dass Gatter mit > 4 Eingängen in Baumstruktur aus Gattern mit,, oder 4 Eingängen aufgebaut werden. b) Skizzieren Sie für n = 64 eine baumartige Realisierung der ODER-Verknüpfung zur Erzeugung des Signals c 6. Wieviele Gatterlaufzeiten werden auf dem längsten Pfad für die ODER-Verknüpfung benötigt? CEEEI.IE#EE-.
.5 Carr-Look-Ahead 45 Kaskadierung von Carr-Look-Ahead-Schaltungen Mit einer Kaskadierung kann der mit großer Wortbreite einhergehenden großen Anzahl an Gattern entgegengewirkt werden. Dazu werden Carr-Look-Ahead-Schaltungen hoher Wortbreite aus mehreren Carr-Look-Ahead-Schaltungen niedrigerer Wortbreite zusammengesetzt. Nachfolgende Abbildung zeigt eine Erweiterung der bekannten 4 Bit Carr-Look-Ahead-Schaltung zur Ausgabe von Generate- und Propagate-Signalen. x G inv g p g p g p g p x c x c x c x c - P c s c s c s c s C s Zur Zusammenfassung mehrerer Carr-Look-Ahead-Schaltungen werden die Generate- /Propagate-Signale mit einer sog. Carr-Look-Ahead-Einheit verbunden. 4 4 4 4 4 4 4 4 x inv. CLA CLA CLA CLA 4 4 4 4 s G P G C G P C G P C P C Carr-Look-Ahead-Einheit GG PP CC
46 Arithmetische Schaltungen Die Carr-Look-Ahead-Einheit berechnet aus den Eingangssignalen CC, P, P, P, P, G, G, G und G die Überträge C, C, C und C und leitet diese an die jeweiligen Carr-Look-Ahead-Schaltungen weiter. Da Generate-/Propagate-Signale auf zwei unterschiedlichen Hierarchie-Ebenen berechnet werden, spricht man von einer zweistufigen Carr-Look-Ahead-Schaltung. Über die Ein-/Ausgänge CC, PP und GG können mehrere 6 Bit Carr-Look-Ahead-Schaltungen zu einer Carr-Look-Ahead-Schaltung mit noch größerer Wortbreite, z.b. 64 Bit, zusammengesetzt werden. a) Wie muss die zweistufigen Carr-Look-Ahead-Schaltung zur Subtraktion beschaltet werden? Eingänge in und Cco auf setzen b) Hängen die Signale G und P von Carr-In-Signal C ab? Warum? Nein, da kein Ripple Carr c) Bestimmen Sie die Anzahl der Gatterlaufzeiten für die einstufige 4 Bit Carr- Look-Ahead-Schaltung bei einer Subtraktion für den Fall Fan-In = 4. J nach s : 7T nach P : 5T nach G : 6T c nach S : T
.5 Carr-Look-Ahead 47 d) Bestimmen Sie die Anzahl der Gatterlaufzeiten falls Fan-In =. s : 9T Yap : 6T G : 8T ( S : 5T
48 Arithmetische Schaltungen Im Folgenden wird die Carr-Look-Ahead-Einheit betrachtet. 4 4 4 4 4 4 4 4 x inv. CLA CLA CLA CLA 4 4 4 4 s G P G C G P C G P C P Carr-Look-Ahead-Einheit GG PP C CC e) Bestimmen Sie die Signale C, C, C und C in Abhängigkeit der Signale CC, P, P, P, P, G, G, G und G. C o = C Co 4 = Go v ( Po CCO ) Cz = Gn v ( Pr n Go ) V ( Pan Po ncco ) = Gz v ( Pz ^ Gn ) v ( R n Pn n Go ) V ( Pz n Pn n Po n Cco ) f) Bestimmen Sie die Signale GG und PP in Abhängigkeit der Signale P, P, P, P, G, G, G und G. PP. = B n Pz n Pa ^ Po GGE Gsv(ßn Gz ) v ( Bn Pzn Gr) V ( Ps Pz n Pr ^ Go )
.5 Carr-Look-Ahead 49 g) Bestimmen Sie für Fan-In = 4 die Anzahl der Gatterlaufzeiten der Carr-Look- Ahead-Einheit von den Eingängen zu den Ausgängen C, GG und PP. = T Ppo = T GG. = T h) Skizzieren Sie für Fan-In = eine Gatterschaltung zur Bestimmung von PP. Bestimmen Sie die maximale Anzahl an Gatterlaufzeiten. i) Skizzieren Sie für Fan-In = eine Gatterschaltung zur Bestimmung von GG. Zeichnen Sie den kritischen Pfad ein und bestimmen Sie die maximale Anzahl an Gatterlaufzeiten.