Achtung! Nur ausgewählte Folien

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1 Achtung! Nur ausgewählte Folien Zu den Vorlesungsreihen: Programmierbare Logikbausteine Studiengänge: Ingenieurinformatiker, Studiengang Medientechnologie, Studiengang Elektrotechnik und Informationstechnik und ASIC s & PLD-Design Studiengang Elektrotechnik und Informationstechnik (PO 2009) Seite 1 Dipl. Ing. Th. Rommel PLD Programmierbare Logikbausteine Dipl.-Ing. Thomas Rommel Fakultät Elektrotechnik und Informationstechnik Fachgebiet Elektronische Schaltungen und Systeme Helmholtzbau Zimmer H 3521 Telefon: Praktikumsraum: H Seite 3 Dipl. Ing. Th. Rommel PLD 1

2 Programmierbare Logikbausteine bzw. ASIC & PLD-Design Studiengang PO V S P Prüfung LP EIT Bachelor spl 90min 4 (Studienschwerpunkt: Mikro-, Nano-Elektronik und Elektrotechnologie) EIT Master mpl 30min 5 (Vertiefung: IKT) II Master mpl 30min 3 II Master mpl 30min 5 MT Bachelor spl 90min Seite 4 Dipl. Ing. Th. Rommel PLD Programmierbare Logikbausteine Teil A Entwurf eines PLD an Hand konkreter Aufgaben Teil B Übersicht über verschiedene PLD- Architekturen Systematisierung Einsatzkriterien Wirtschaftlichkeit Seite 5 Dipl. Ing. Th. Rommel PLD 2

3 Praktikumsanleitungen und Vorlesungsscript Fakultät Elektrotechnik und Informationstechnik Institute und Fachgebiete Fachgebiet Elektronische Schaltungen und Systeme Lehre und Studium» Vorlesungsübersicht» Programmierbare Logikbausteine Seite 6 Dipl. Ing. Th. Rommel PLD (Teil A) Entwurf eines PLD an Hand von konkreten Aufgaben 1. Aufgabenstellung 2. Die Entwurfssoftware Quartus II von Altera 3. Einführung in die Hardwarebeschreibungssprache AHDL Seite 7 Dipl. Ing. Th. Rommel PLD 3

4 1. Aufgabenstellung Praktikum I (Licon) automatische Lichtsteuerung, abhängig, ob sich jemand im Raum aufhält oder nicht! Anzeige der Anzahl der im Raum befindlichen Leute über 7-Segment- Display (max. 9 Leute) zusätzliches Warnsignal, das anzeigt, dass sich mehr als 4 Leute im Raum befinden Seite 8 Dipl. Ing. Th. Rommel PLD Aufgabenstellung Praktikum II Implementation eines Videospieles (Moorhuhn) in abgerüsteter Version in einen Cyclone III - Baustein Freie Wahl der Entwursmethoden: Schematic, VHDL, AHDL, Verilog, State Machine Editor, LPM (Library of Parameterized Modules) Seite 9 Dipl. Ing. Th. Rommel PLD 4

5 2. Quartus II Entwurfssoftware von Altera Designflow Seite 11 Dipl. Ing. Th. Rommel PLD Quartus II Web Edition Download Center Quartus II Web Edition (9.0 Service Pack 2) Downloaden Get One-Time Access Licensing (Download & Licensing, linke Spalte) findet man genaue Information wie es lizenziert wird Seite 22 Dipl. Ing. Th. Rommel PLD 5

6 Altera Megafunctions (XILINX Core Generator) Standardisierte, parametrisierbare, getestete Blöcke Verkürzung der Entwurfszeit durch Einsatz von Megafunctions In allen Entwurfsmethoden verfügbar einschließlich in HDL Optimierte Designs für diesen Block Steigerung der Produktivität Reduzierung Time-to-market Quellen für Megafunctions: AMPP (Altera Megafunctions Partner Program) MegaCore Functions (Max-Plus II migration products) Reference Designs (IP) MegaWizard Plug-Ins Seite 40 Dipl. Ing. Th. Rommel PLD Megafunctions Design Flow Anforderung eines OpenCore bei Altera (Wenn überhaupt notwendig) Instantiierung der Funktion im Design Simulation des Designs Kein Risiko Nein Funktioniert die Lösung im Design? Ja Lizensierung der Funktion Konfigurieren des PLD (Nicht notwendig bei MegaWizard Plug-In) Seite 42 Dipl. Ing. Th. Rommel PLD 6

7 Megafunctions (Auszug) IP Core Name LPM_ADD_SUB IP Core LPM_COMPARE IP Core LPM_COUNTER IP Core LPM_MULT IP Core LPM_DIVIDE IP Core ALTECC ALTMULT_COMPLEX IP Core ALTPLL LPM_CONSTANT LPM_MUX ALTCLKCTR LPM_ROM LPM_FIFO Funktion Adder/Substractor Comperator Counter Multiplier Divider ECC Encoder/Decoder Complex Multipier PLL Constant Declaration Multiplexer Clock Control Block ROM Block Fifo Block ca. 300 Megafunctions + IP s Seite 43 Dipl. Ing. Th. Rommel PLD schnelle Realisierung durch MegaWizard Plug-In (LPM oder Megafunctions) Schematic: Seite 44 Dipl. Ing. Th. Rommel PLD 7

8 Programmierbare Logikbausteine Teil B Übersicht über verschiedene PLD-Architekturen Seite 49 Dipl. Ing. Th. Rommel PLD Übersicht Hardware oder Software? IC Übersicht CMOS-Technologie Entwurfsstile im Vergleich Programmierbare Logikbausteine (PLD) Systematisierungs- und Auswahlkriterien Programmiertechnologien Verbindungsarchitekturen Speicher in komplexen PLD Verschiedene Bausteinarchitekturen PLD geringer Dichte Complex Programmable Logic Devices Field Programmable Gate Array FPGA Embedded Processor Solutions (NIOS II) Analoge PLD Wichtige Adressen und Literaturhinweise Seite 50 Dipl. Ing. Th. Rommel PLD 8

9 Hardware oder Software? Computing in Space vs. Computing in Time Algorithmus Mikroprozessor X = A + B Y = C D Z = X * Y strukturierbare Hardware A B C D 2 Zyklen + - X Y * Z FPGA load A load B add store X load C load D sub store Y load X load Y mul store Z 12 Zyklen Räumliche Sequentialisierung Datenflussorientierung Parallelisierung (Addition und Subtraktion) Pipelining (Add/Sub und Mul) Zeitliche Sequentialisierung Kontrollflussorientierung Pipelining bei modernen Mikroprozessoren (DSP) auch möglich Seite 51 Dipl. Ing. Th. Rommel PLD Hardware oder Software? Computing in Space vs. Computing in Time p Hardware Hardware FPGA Software Skalierbarkeit Hardwareaufwand Echtzeitfähigkeit Verlustleistungsaufnahme Flexibilität Entwurfsprozess Kosten Seite 52 Dipl. Ing. Th. Rommel PLD 9

10 Zielfunktion beim Entwurf magische Dreieck beim Entwurf integrierter Digitalschaltungen synchrone Schaltung benötigt bestimmte Anzahl von Taktzyklen Verlustleistungsaufnahme Flächenaufwand zur Realisierung einer Schaltung wird bestimmte Fläche auf Silizium benötigt Geschwindigkeit Verlustleistungsaufnahme in herkömmlicher CMOS- Realisierung ist proportional zu Anzahl der Gatter und Schalthäufigkeit Seite 54 Dipl. Ing. Th. Rommel PLD Integrated Circuits (IC) Übersicht Integrated Circuits Standardbaustein ASIC Micro- Controller A/D- Wandler Semi- Custom Custom Speicher PLD Gate- Array Cell- Array Full- Custom FPGA CPLD simple PLD Seite 55 Dipl. Ing. Th. Rommel PLD 10

11 CMOS-Technologie (Complimentary Metal Oxide Semiconductor) häufigst verwendete Technologie in ASIC und PLD Vorteil: Gate ist isoliert gegenüber Substrat hoher Eingangswiderstand geringer Eingangsstrom geringer Stromverbrauch Seite 56 Dipl. Ing. Th. Rommel PLD CMOS-Technologie einfache Darstellung eines Feldeffekttransistors (N-Channel MOSFET) Seite 57 Dipl. Ing. Th. Rommel PLD 11

12 CMOS-Technologie (N-Channel MOSFET) Spannung Gate/Source 0V: Schalter offen (kein Strom) Quelle: Seite 58 Dipl. Ing. Th. Rommel PLD CMOS-Technologie (N-Channel MOSFET) Spannung Gate/Source > 0V: Schalter geschlossen (pos. Drain/Source Strom) Quelle: Seite 59 Dipl. Ing. Th. Rommel PLD 12

13 PLD Gate-Array Entwurfsstile Cell-Array Full Custom vollständig vorentworfen Master und Macros vorentworfen vorentworfene Zellen kein Vorentwurf vollständig vorgefertigt Master vorgefertigt keine Vorfertigung - durchgängiger Prozess mit allen Masken keine Vorfertigung - durchgängiger Prozess mit allen Masken Design beim Anwender Design beim Anwender Design beim Anwender Design beim Anwender und Hersteller Zuweisung von Funktionselementen auf Zielarchitektur Abbildung auf Bibliothek des Zielsystems Abbildung auf Bibliothek des Zielsystems Entwurf aller geometrischen Strukturen evtl. Place & Route Place & Route Place & Route Place & Route Implementation beim Anwender Implementation bei Anwender und Hersteller Implementation bei Anwender und Hersteller Implementation beim Hersteller Fertigstellung beim Anwender Fertigstellung beim Hersteller Fertigstellung beim Hersteller Fertigstellung beim Hersteller Seite 62 Dipl. Ing. Th. Rommel PLD Full Custom Layout aller geometrischen Strukturen optimierte Entwürfe (Geschwindigkeit, Fläche, Verlustleistung usw.) sehr lange Entwurfsdauer (Effizienz) Ausnutzung von Regularitäten viel Erfahrung notwendig Teamarbeit nötig, (Interfacebeschreibung problematisch) Quelle: A.Mäder Seite 63 Dipl. Ing. Th. Rommel PLD 13

14 Full-Custom Quelle: A.Mäder Seite 64 Dipl. Ing. Th. Rommel PLD Cell-Array (Standardzelle) vorgefertigte Zellen aus Bibliothek Layout der Standardzellen in Full-Custom Qualität flexibler Entwurf meist in Verbindung mit Makrozellgeneratoren Quelle: A.Mäder Seite 65 Dipl. Ing. Th. Rommel PLD 14

15 Cell-Array (Standardzelle) Aufbau eines NAND-Gatters (CMOS-Technologie) und. Quelle: A.Mäder Seite 66 Dipl. Ing. Th. Rommel PLD Gate-Array (Sea of Gate) vorgefertigte Transistoren Layout durch Verbindungsstruktur (Verdrahtung, Kontakte) Intra-Zell Verdrahtung aus Zellbibliotheken vorgegebener Master: Komplexität eingeschränkt, keine optimale Auslastung schnelle Verfügbarkeit Quelle: A.Mäder Seite 68 Dipl. Ing. Th. Rommel PLD 15

16 Entwurfsstile Standardbaustein Full- Custom Semi- Custom PLD Preis pro Gatter gering gering mittel hoch Performance mittel hoch mittel gering Prozesschritte voll voll Silizium Ausnutzung sehr gut sehr gut gut gering time-to-market sofort Monate Wochen sofort NRE-Kosten - sehr hoch hoch gering Entwurfsänderungen - sehr aufwendig aufwendig einfach Lieferanten viele einer zumeist einer viele Seite 71 Dipl. Ing. Th. Rommel PLD Entwurfsstile Seite 72 Dipl. Ing. Th. Rommel PLD 16

17 Programmierbare Logikbausteine (PLD) Allgemeines niedrige bis hohe Komplexität ( Mio. Gatter) Vielfalt enhaltener Baugruppen SRAM Blöcke (64 Mb), Bereitstellung aufwendiger Taktaufbereitung (PLL, Clock-Network) spezielle Blöcke für arithmetische Funktionen zur digitalen Signalverarbeitung, Ankopplung weiterer leistungsfähiger Systemelemente an die I/O-Schnittstellen des PLD (gängigen Protokolle für Speicheranbindung, Kommunikationsprotokolle bis in GHz-Bereich) sehr kurze Entwicklungs- und Fertigungszeiten (Stunden bis Wochen) Änderungen sehr leicht möglich Keine NRE-Kosten - wirtschaftliche Stückzahl: 1000 pro Jahr (!) Schnellere Datenverarbeitung als bei Mikrocontrollern (aber auch teurer) bausteinseitig vollständig getestet (bei RAM basierten Bausteinen) Seite 73 Dipl. Ing. Th. Rommel PLD PLD Seite 75 Dipl. Ing. Th. Rommel PLD 17

18 Geschäftsbereiche Xilinx Altera Lattice Actel Seite 77 Dipl. Ing. Th. Rommel PLD Low-Cost - Produkte z.b. Altera: Cyclone XILINX: Spartan Günstige Kostenstruktur durch: Zellstruktur höherer Dichte Produktportfolio auf wenige Typen beschränkt -> hohe Stückzahlen Nur günstige Gehäusetypen Spezielle I/O-Architekturen um Chipfläche zu sparen Kurze Verfügbarkeitszeiten Kleinstmögliche Technologie (65 nm), (28 nm) (1 Mio. Gatter für unter 6 $) Seite 78 Dipl. Ing. Th. Rommel PLD 18

19 Technologieentwicklung in 80er Jahren mussten PLD mit den Produktionstechnologien der letzten oder vorletzten Generation auskommen heute jeweils neueste Technologie (kleinste Strukturen (24nm), modernste Prozesstechnologie) oft sogar zum Einfahren neuer Produktionslinien eingesetzt, wegen sehr regelmäßigen Strukturen und hohen Stückzahlen (ähnlich wie bei RAM) Seite 79 Dipl. Ing. Th. Rommel PLD Modernste Prozesstechnik Ein Technologieschritt: 30-50% weniger Power 55% weniger Platz 10-50% Geschwindigkeitserhöhung 50% Kosteneinsparungen Verdoppelungen der Performance 28nm Aber auch: Höhere Wärmeproblematik Höhere Leckstromproblematik Geringer Signal-Rausch-Abstand usw Seite 81 Dipl. Ing. Th. Rommel PLD 19

20 Inhalte von FPGA Seite 84 Dipl. Ing. Th. Rommel PLD Entwurfsablauf (z.b. FPGA) HDL State Machine Macro generator IP Schematic Design Entry Constraits Synthesizing and Optimizing Place & Routment Generating Bitstream Download to Device Functional Simulation Timing (Pre-Layout) Simulation Timing (Post-Layout) Simulation Seite 88 Dipl. Ing. Th. Rommel PLD 20

21 Synthese Unter der Synthese beim Entwurf digitaler Systeme versteht man die Erzeugung einer hardwarenäheren Beschreibung aus einer abstrakten Beschreibung Synthese kann auf verschiedenen Ebenen erfolgen: Die algorithmische Synthese übersetzt eine verhaltensbasierte Beschreibung in die RTL-Ebene Die Logiksynthese überführt ein RTL-Modell in eine gatterbasierte Beschreibung Die Layoutsynthese überführt eine Gatternetzliste in ein Layout für die Zielarchitektur Seite 89 Dipl. Ing. Th. Rommel PLD Synthese (Entwurfsschritte) Funktionelle Simulation Technologieabbildung Wahl einer Zielarchitektur (FPGA, CPLD) RTL-Beschreibung unter Einbeziehung von Bibliothekselementen Beschr. auf Logikebene unter Verw. der Grundbausteine Zielarchitektur Ausgabe einer Netzliste Place & Route Konkreter Zielbaustein muss vorliegen Auswahl und Platzierung der Primitivzellen im Zielbaustein Realisierung der Verdrahtung (intern und zu den E/A-Pins) Extraktion von realen Zeitparametern aus Geometrie Zeitliche Simulation des Entwurfs nach der Synthese Hardware-Test Seite 90 Dipl. Ing. Th. Rommel PLD 21

22 Steuerung der Synthese Optimierung bzgl. Geschwindigkeit zweistufige Logik, möglichst viele parallele Berechnungen, um kurze Laufzeiten zu erreichen Optimierung bzgl. Fläche mehrstufige Logik mit möglichst vielen gemeinsamen Subtermen Optimierung bzgl. Verlustleistung (optional) Weitere Randbedingungen der Synthese werden über bestimmte Eingabeparameter gesteuert, die als Constraints bezeichnet werden Seite 91 Dipl. Ing. Th. Rommel PLD Place & Route Layoutsynthese Abbildung der Schaltung auf den konkreten Zielbaustein (d.h. es muss festgelegt werden, welche CLBs eines vorgegebenen Chips nun zur Realisierung benutzt werden und wie die Verdrahtung zu realisieren ist) Es erfolgt zunächst eine Platzierung: beginnend z.b. in der linken oberen Ecke werden den Elementen aus der Netzliste die nächsten freien CLBs zugeordnet und eng gekoppelte Elemente sollten auch auf benachbarte CLBs platziert werden evtl. angegebene Constraints bzgl. Geometrie werden berücksichtigt Anschließend Routing: die benötigten Verbindungen aus der Netzliste werden auf die nächsten freie Kanäle abgebildet (Verbindungen sollen hierbei möglichst kurz sein und mit möglichst wenigen Segmenten auskommen) Seite 92 Dipl. Ing. Th. Rommel PLD 22

23 Sicherung hoher Entwurfsqualität Zehner-Regel: Kosten der Fehlerbeseitigung relative Kosten Spezifikation Designeingabe Synthese Place & Routment Device Platine System Field Seite 94 Dipl. Ing. Th. Rommel PLD Systematisierungs- und Auswahlkriterien Anzahl der Funktionselemente (CLB, LE, PFU usw.) Größe der Funktionselemente Art und Anzahl der Verbindungsleitungen Realisierung der Kombinatorik (Aufbau der Logikblöcke) Programmiertechnologie Granularität (Körnung) Seite 95 Dipl. Ing. Th. Rommel PLD 23

24 Granularität (Beispiel) Feine Granularität Grobe Granularität Programmable Function Unit (PFU) der OR2C-Familie (Lucent Technologies) Seite 96 Dipl. Ing. Th. Rommel PLD Systematisierung der PLD Globale Architektur ein klassisches FE Aufbau Funktionselement Kombinatorik +FF simple PLD Wenige FE Breite Kombinatorik +FF CPLD viele FE Schmale Kombinatorik +FF FPGA Verbindung zwischen den FE keine Vorwiegend global Vorwiegend lokal Realisierung der Kombinatorik PAL, PLA (UND/ODER) PAL, PLA, MUX LUT, MUX Realisierung der Kombinatorik Fused Link EPROM EEPROM, Flash SRAM, Flash Antifuse Seite 98 Dipl. Ing. Th. Rommel PLD 24

25 Schwierigkeiten beim Entwurf von PLD steigende Integrationsdichte kürzere Lebensdauer der Produkte alle FPGA-Strukturen sind unterschiedlich Schaltungskomplexität muss beherrscht werden kurze Entwicklungszeiten neue Einarbeitungszeit Entwurf möglichst unabhängig von Architektur Seite 100 Dipl. Ing. Th. Rommel PLD Programmiertechnologie Programmtechnologien Reversibel Irreversibel Speicherzelle Antifuse Fused Link flüchtig SRAM nicht flüchtig EPROM/ Flash PLICE Via Link Micro Fuse Seite 101 Dipl. Ing. Th. Rommel PLD 25

26 Programmiertechnologie - Fused Link Word Line Pullup Resistor Programmed Connection Transistor Data Bit Line Schaltbild Durchbrennphasen in der UND/ODER-Matrizen Seite 103 Dipl. Ing. Th. Rommel PLD Programmiertechnologie - Antifuse durch Anlegen einer Programmierspannung wird die isolierende Schicht zwischen den beiden Anschlüssen durchgeschmolzen es entsteht eine niederohmige, dauerhafte Verbindung Anwendung: vorwiegend in FPGA Seite 105 Dipl. Ing. Th. Rommel PLD 26

27 PLICE Antifuse Dielectric Antifuses: (Actel) das trennende Dielektrikum (sehr dünn) wird aufgeschmolzen 3 zusätzliche Herstellungsschritte (im Vergleich zum CMOS-Prozeß) notwendig Programmierzeit mehrere Minuten (A1012 z.b. 18 Minuten) Seite 106 Dipl. Ing. Th. Rommel PLD Via Link Antifuse Amorphe Silizium Antifuse (QuickLogic) Verbindung Metall amorphes Silizium Metall SiO 2 sehr geringer Platzbedarf niedriger elektrischer Widerstand kleine Kapazitäten Seite 107 Dipl. Ing. Th. Rommel PLD 27

28 Programmiertechnologie - SRAM Zwei kreuzweise gekoppelte Inverter A und B als Speicherelement 5 Transistor- SRAM-Zelle von XILINX Seite 111 Dipl. Ing. Th. Rommel PLD SRAM-Zellen (Programmierelemente mit Speicherzelle) S S = Speicherzelle S S S S S S S S S Durchgangsgatter Pass Transistor Multiplexer Lookup Table (LUT) Seite 112 Dipl. Ing. Th. Rommel PLD 28

29 Realisierung von Kombinatorik bei SRAM (LUT Lookup Table) LUT als 4x1 RAM 00 0 X 0 1-aus Y = X Decoder 0 xor X X Wired-Or LUT mit 2 Eingängen Seite 113 Dipl. Ing. Th. Rommel PLD SRAM-Programmiertechnologie Vorteile kein Programmiergerät erforderlich jede beliebige Funktion aus Eingangssignalen realisierbar Rekonfigurierung, ISP schnelle Entwurfsänderungen möglich Nachteile schlechter bzw. umständlicher Kopierschutz Konfigurationsspeicher erforderlich sorgfältige Planung nach Neustarts notwendig empfindlich gegen radioaktive Strahlung Technologie preiswert Seite 114 Dipl. Ing. Th. Rommel PLD 29

30 Programmiertechnologie EPROM (Aufbau einer EPROM-Zelle) Seite 116 Dipl. Ing. Th. Rommel PLD Programmiertechnologie EPROM (Beschreiben einer EPROM-Zelle) Seite 117 Dipl. Ing. Th. Rommel PLD 30

31 Programmiertechnologie EPROM (Lesen einer EPROM-Zelle) Seite 118 Dipl. Ing. Th. Rommel PLD Flash- EEPROM FLASH-Zellen können nicht wortweise gelöscht werden, sondern nur in größeren Blöcken NOR-Architektur: alle Speicherzellen sind parallel an die Bitleitung angeschlossen NAND-Architektur: typischerweise 8 oder 16 usw. Speicherzellen in Serie geschaltet notwendige Kontakte zu den Bitleitungen entfallen Zelle ca. 40% kleiner höhere Speicherdichte als bei NOR geringere Kosten, ABER Zeit für Auslesen durch die Serientransistoren deutlich größer als bei NOR Seite 119 Dipl. Ing. Th. Rommel PLD 31

32 EPROM - Zellen UV-EPROM EEPROM Flash-EEPROM Löschen UV-Licht elektrisch elektrisch Relative Zellgröße 1 4,2 (zusätzlich Transistoren) 1 extrem dünne Silizium-Schicht unter Floating-Gate < 1 ms < 1 ms 200 µs Löschzeit 20 min 1 ms < 1 ms Seite 122 Dipl. Ing. Th. Rommel PLD Vergleich der Technologien SRAM Programmierzeit FLASH- EPROM Plice ViaLink Konfigurierung flüchtig? ja nein nein nein rekonfigurierbar? ja ja nein nein in System programmierbar? Zellengröße ja groß theoretisch ja mittel; als Array klein nein (sehr)klein nein sehr klein Schalttransitoren - - groß groß On-Widerstand 0,6.1 kω 0,6.1 kω 200Ω 20.50Ω Off-Kapazität ff ff 5 ff 1 ff zusätzliche Prozessschritte 0 3 bis Seite 123 Dipl. Ing. Th. Rommel PLD 32

33 Logik-Designs vor Reverse-Engeneering schützen Level I Bausteine gelten als unsicher (SRAM, EPROM) Level II Moderat sicher, da nur von sehr gut ausgebildeten Personen mit teurer Laborausrüstung durchgeführt werden kann. (Antifuse) Level III In hohem Maße sicher, Reverse Engeneering kaum möglich (Bei PLD kaum realisierbar) Seite 124 Dipl. Ing. Th. Rommel PLD Verschlüsselung des Datenstroms bei SRAM-basierenden Bausteinen Kleiner nicht flüchtiger Speicher Seite 125 Dipl. Ing. Th. Rommel PLD 33

34 Bewertung der Vor- und Nachteile Schutz der Innovation Unterschied zwischen Kopierschutz und Schutz vor genauen Analyse - Anifuse sicherer als SRAM - Programmieren des Security-Fuse Rekonfigurierbarkeit, ISP konfigurierbar parallel rekonfigurierbar dynamisch rekonfigurierbar rekonfigurierbar Kosten und Schaltungsaufwand Testbarkeit und Zuverlässigkeit Anzahl der Programmierelemente Seite 126 Dipl. Ing. Th. Rommel PLD Verbindungsarchitekturen Anforderungen an die Verbindungsarchitekturen programmierbarer Logikbauelemente: Typen von Verbindungsleitungen: Lokale Verbindungsleitungen Globale Verbindungsleitungen Spezielle Verbindungsleitungen für die Verteilung von Taktsignalen und anderen zeitkritischen Signalen Leitungen die zum Preset oder Reset der Schaltungen genutzt werden Leitungen für Spannungsversorgung der Logikzellen Seite 127 Dipl. Ing. Th. Rommel PLD 34

35 Taktsysteme im FPGA Cyclone III Seite 128 Dipl. Ing. Th. Rommel PLD Taktsysteme im FPGA (Clock Control Block) Cyclone III Seite 129 Dipl. Ing. Th. Rommel PLD 35

36 Taktsysteme im FPGA (PLL) Cyclone III Seite 130 Dipl. Ing. Th. Rommel PLD Speicher in komplexen PLD (FPGA) Kriterien: Größe Wortbreite Zugriffszeit zusätzliche Funktionalitäten Seite 131 Dipl. Ing. Th. Rommel PLD 36

37 Energiesparfunktionen Programmable Power Technologie Nur Logikblöcke im kritischen Pfad arbeiten im High-Speed-Mode alle anderen Logikblöcke werden im Low- Power-Mode betrieben Quartus II Software erkennt selbständig kritische Pfade und programmiert entsprechend Wählbare Core-Spannung Core-Spannung kann von 1,1V auf 0,9V reduziert werden, wenn Design nicht die volle Leistung des FPGA benötigt Quartus II Power Play Optimierungsfunktion in der Quartus II Software, die das Design möglichst energiesparend realisiert in dem z.b. Synthese, Platzierung und Routing entsprechend optimiert werden Seite 132 Dipl. Ing. Th. Rommel PLD Verschiedene Bausteinarchitekturen: PLD geringer Dichte programmierbare Rückkopplung Eingang Eingabe Block Programmierbare UND / ODER - Matrix Ausgabe Block Ausgang Seite 133 Dipl. Ing. Th. Rommel PLD 37

38 Chiparchitekturen bei PLD geringer Dichte Realisierung der Kombinatorik durch zweistufige Logik: UND- und ODER-Felder UND-Matrix ODER-Matrix Normalform RAM, ROM fest programmierbar KDNF PAL programmierbar fest DNF PLA programmierbar programmierbar DNF Seite 134 Dipl. Ing. Th. Rommel PLD Grundstruktur von PLA-Bausteinen Seite 135 Dipl. Ing. Th. Rommel PLD 38

39 PLA-Programmierung unprogrammiert programmiert Seite 136 Dipl. Ing. Th. Rommel PLD PROM PAL programmierbarem ODER-Feld programmierbarem UND-Feld Seite 137 Dipl. Ing. Th. Rommel PLD 39

40 PLA programmierbarem UND- und ODER-Feld Seite 138 Dipl. Ing. Th. Rommel PLD Beispiel für PLA-Realisierung y + b c Seite 139 Dipl. Ing. Th. Rommel PLD 40

41 Implementierbarkeit bei PLD geringer Dichte Anzahl der Register Konfigurationsmöglichkeiten für Register (CLK, S, R usw.) Anzahl Ausgänge Anzahl Eingänge Anzahl Produktterme Hauptaugenmerk bei Untersuchung der Kombinatorik ROM: PAL: PLA: Anzahl der Eingänge Anzahl Produktterme pro Eingang Anzahl Produktterme gesamt Seite 144 Dipl. Ing. Th. Rommel PLD Verschiedene Bausteinarchitekturen: CPLD vs. FPGA PLD PLD Schaltmatrix PLD PLD CPLD FPGA Seite 145 Dipl. Ing. Th. Rommel PLD 41

42 Verschiedene Bausteinarchitekturen: CPLD (Complex Programmable Logic Device) PLD (LAB) PLD Schaltmatrix PLD PLD Simple PLD CPLD Seite 146 Dipl. Ing. Th. Rommel PLD Gemeinsamkeiten zwischen CPLD und FPGA Aufbau aus mehreren Blöcken, die untereinander geeignet verbunden werden können, Programmierbare Blöcke mit programmierbaren Verbindungsstrukturen flexible Blockstruktur im Vergleich zum PLD niedriger Dichte bessere Logikzuordnung flexiblere Makrozellen bessere Entkopplung interner Ressourcen weitgehende Entkopplung von Logik und E/A-Blöcken (mit Einschränkungen) E/A-Blöcke als Eingang, Ausgang oder bidirektional konfigurierbar; universelle Steuerungsmöglichkeiten für vorhandene Tristate-Buffer Platzierung notwendig Technologie: CMOS Programmiertechnologien: SRAM, EPROM, Antifuse Seite 147 Dipl. Ing. Th. Rommel PLD 42

43 Unterschiede zwischen CPLD und FPGA Eigenschaften CPLD FPGA Aufbau der Logikzellen wenige große Blöcke mit integrierter Logik- und E/A- Makrozellen PAL-Logik (AND/OR-Matrix) Eingänge 8-32 Makrozellen pro/bl Ausgänge alle Makrozellen benutzen die gleichen Eingänge große Anzahl relativ kleiner Funktionselemente (feinkörnig) Logik: MUX oder LUT (RAM) 4-13 Eingänge 2-4 Makrozellen 2-4 Ausgänge Verbindungen zentrale globale Verbindungen keine Verdrahtung notwendig dezentrale lokale Verbindungen Verdrahtung notwendig Seite 148 Dipl. Ing. Th. Rommel PLD Unterschiede zwischen CPLD und FPGA Eigen-schaften CPLD FPGA E/A Signallaufzeiten relativ feste Konfiguration der Verbindungsleitungen zwischen Makrozellen und Pins schneller Signalweg von Logikmakrozellen zu Pins keine separaten Ausgangsregister homogen konstant relativ kurz vorhersagbar Geschwindigkeit nicht abhängig von Schaltung Ring aus frei zuordenbaren E/A- Blöcken jede Logikmakrozelle kann mit jedem Pin verbunden werden separate Ausgangsregister vor den Pins stark vom konkreten Signalweg abhängig ungleichmäßig auch hohe Werte möglich erst durch Layoutextraktion zu bestimmen Geschwindigkeit abhängig von der Schaltung Komplexität mittel hoch Seite 149 Dipl. Ing. Th. Rommel PLD 43

44 Unterschiede zwischen CPLD und FPGA Eigenschaften CPLD FPGA Flexibilität mittel hoch Flächenausnutzung 40% - 60% 50% - 95% Stromverbrauch hoch bis sehr hoch gering bis mittel Einsatzgebiete bei breiten Eingangsfunktionen einfache Realisierung schneller komplexer State Machines schmale Eingangslogik registerintensive Schaltungen Vor-/Nachteil Preis pro Gatter mittel bis hoch Preis pro Gatter gering bis hoch anspruchsvolle Software erforderlich angemessene Verdrahtungsressourcen erforderlich einfacher Umstieg auf Bausteine öherer Komplexität bei Beibehaltung der Leistungsdaten Seite 150 Dipl. Ing. Th. Rommel PLD Unterschiede zwischen CPLD und FPGA Eigenschaften CPLD FPGA Anzahl Makrozellen/LE Anzahl I/O Pins Komplexität Gatter FF Gatter Mio FF Total RAM Blocks 0-8Kbits 0-68 MBits Taktfrequenzen bis 600 MHz 500 MHz Programmiertechnologie EEPROM / FLASH SRAM/Antifuse Seite 151 Dipl. Ing. Th. Rommel PLD 44

45 Die umsatzstärksten Hersteller von PLD Hersteller PLD CPLD FPGA Actel (Microsemi) IGLOO ProASIC- Familie SXA Axcelarator Altera Seite 152 Dipl. Ing. Th. Rommel PLD Die umsatzstärksten Hersteller von PLD Lattice (Vantis von AMD) Xilinx Virtex 5,6,7 Kintex-7 Artix7 Spartan-Famile EasyPath 6 XC5200 XC Seite 153 Dipl. Ing. Th. Rommel PLD 45

46 Altera CPLD MAX Blockschaltbild Seite 155 Dipl. Ing. Th. Rommel PLD Altera CPLD MAX7000 Device Macrocell Seite 156 Dipl. Ing. Th. Rommel PLD 46

47 Verschiedene Bausteinarchitekturen: FPGA Field Programmable Gate Array Das FPGA-Modell nach Jonathan Rose Seite 163 Dipl. Ing. Th. Rommel PLD Parameter: Verschiedene Bausteinarchitekturen: FPGA Model nach Jonethan Rose 1. w Anzahl der Verbindungstracks 2. A f Größe des Funktionalblocks (Logicblock) A f ~ 2 k + A S 3. F S Flexibilität der Switchbox Anzahl der erreichbaren Leitungen /Switchbox (Maximalwert = 3 w) 4. F c Flexibiltät der Connection Box Anzahl der Tracks (w), die von einem Blockpin aus erreichbar sind (programmierbar z.b. durch Transistor) 5. A p Größe eines Programmierpunktes (Fläche des Transistors oder ähnliches) Seite 164 Dipl. Ing. Th. Rommel PLD 47

48 VERSCHIEDENE BAUSTEINARCHITEKTUREN: FPGA PROGRAMMIERBARE SCHALTMATRIX 165 Dipl.-Ing. Th. Rommel PLD Cyclon III Familie (Altera) 183 Dipl.-Ing. Th. Rommel PLD 48

49 Cyclon III Familie (Altera) 184 Dipl.-Ing. Th. Rommel PLD Cyclon III Familie (Altera) 185 Dipl.-Ing. Th. Rommel PLD 49

50 Xilinx Product Portfolio Quelle: Xilinx.co 187 Dipl.-Ing. Th. Rommel PLD Xilinx Product Portfolio Quelle: Xilinx.co 188 Dipl.-Ing. Th. Rommel PLD 50

51 189 Dipl.-Ing. Th. Rommel PLD PLL-Block Diagramm N pre-divider counter PFD phase-frequency detector M feedback multiplier counter K and V post-divider counters Seite 198 Dipl. Ing. Th. Rommel PLD 51

52 Virtex Seite 207 Dipl. Ing. Th. Rommel PLD Virtex Seite 208 Dipl. Ing. Th. Rommel PLD 52

53 Virtex 7 Row and Column Relationship between CLB and Slices Seite 209 Dipl. Ing. Th. Rommel PLD Virtex Seite 210 Dipl. Ing. Th. Rommel PLD 53

54 Xilinx Analog Mixed Signal 12- bit, 17-channel, 1Msps Analog to Digital Converters with internal temperature and supply voltage sensors Quelle: Xilinx.com Seite 211 Dipl. Ing. Th. Rommel PLD Spartan-6 Family Seite 212 Dipl. Ing. Th. Rommel PLD 54

55 Spartan - Packages Chip Scale Rackage Thin Quad Flat Pack Seite 213 Dipl. Ing. Th. Rommel PLD Intellectual Proberty (IP) Simulation des Coreverhaltens im System Überprüfen der Designfunktionalität und bestimmen der Größe und Geschwindigkeit Generieren eines zeitlich begrenzten Programmierfiles für das Design Programmieren des Bausteines und überprüfen des Designs in Hardware Seite 214 Dipl. Ing. Th. Rommel PLD 55

56 Boards & Kits Preis: 39,- $ CoolRunner-II CPLD evaluation board with an XC2C256-TQ144 device USB 2.0 cable for power, programming, and data transfer 9V battery connector for optional battery power QuickStart guide ISE WebPACK software Resource CD includes documentation and free reference designs Seite 215 Dipl. Ing. Th. Rommel PLD Boards & Kits Spartan-3AN Starter Kit Development board Power supply V, 50/60 Hz with universal plug adaptors Evaluation software: Xilinx ISE WebPACK or ISE Foundation Evaluation Quickstart guide Programming cable Product collateral Preis: 199,- $ Seite 216 Dipl. Ing. Th. Rommel PLD 56

57 Boards & Kits Virtex-5 LX FPGA ML501 Evaluation Platform ML501 Platform DVI adapter CompactFlash Card Development tools and PC download cable are not included and must be ordered separately Preis: 999,- $ Seite 217 Dipl. Ing. Th. Rommel PLD Entwurfswerkzeuge Universelle FPGA-Enturfswerkzeuge - Galileo - Leonardi - MicroSim FPGA Große EDA-Systeme - Cadance (FPGA-Designer) - Mentor Graphics (FPGA-Station + AutoLogicII) - Synopsys (FPGA-Express) Herstellereigene Werkzeuge - Designer Series von Actel - Quartus II von Altera - Vivado Design Suite / ISE Design Suite von XILINX Seite 220 Dipl. Ing. Th. Rommel PLD 57

58 Embedded Processor Solutions Faster Time-to-Market Programmable Flexibility Low Risk Cost-Effective Access to Embedded Processor Cores Higher Integration Seite 221 Dipl. Ing. Th. Rommel PLD Embedded Processor Solutions - Hardcore ZYNQ-7000 EPP Seite 222 Dipl. Ing. Th. Rommel PLD 58

59 NIOS Embedded Processor Family Features: Konfigurierbare RISC Architektur (32 Bit) On-Chip Peripherie - UART - Timer - PIO - SRAM - FLASH - SPI, PWM, IDE disk, controller, Ethernet Controller, Altera MegaWizard interface konfiguriert den Prozessorkern - generiert peripheral bus module (PBM) - weist IRQ und Prioritäten zu - Dynamische Busanpassung - konfiguriert periphere Wait states Seite 225 Dipl. Ing. Th. Rommel PLD NIOS II Design Flow Seite 226 Dipl. Ing. Th. Rommel PLD 59

60 Analoge PLD Features: mehrere analoge Funktionen realisierbar (OV, Filter usw.) In-System-Programmable analog Circuit keine externen Komponenten notwendig über JTAG Schnittstelle zu konfigurieren Seite 232 Dipl. Ing. Th. Rommel PLD isppac Seite 233 Dipl. Ing. Th. Rommel PLD 60

61 Analoge PLD s FPAA (Field Programmable Analog Array) An10E40 der Fa. Anadigm Inc Seite 234 Dipl. Ing. Th. Rommel PLD Analoge PLD s CAB des FPAA (Field Programmable Analog Array) An10E Seite 235 Dipl. Ing. Th. Rommel PLD 61

62 Switched-Capacitor-Technik Seite 236 Dipl. Ing. Th. Rommel PLD Literaturhinweise Markus Wannemacher: Das FPGA-Kochbuch Bonn, International Thomson Publishing GmbH ISBN Axel Sikora: Programmierbare Logikbauelemente, Architekturen und Anwendungen München, Wien, Carl Hander Verlag ISBN Pong P. Chu: FPGA Prototyping by VHDL Examples Hoboken, New Jersey, Wiley Interscience ISBN Seite 239 Dipl. Ing. Th. Rommel PLD 62