Digitale Systementwicklung mit Rapid Prototyping

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1 igitale Systementwicklung mit Rapid Prototyping Forschung am Institut Algorithmen, Architekturen und VLSI Realisierungen für die Informations- und Kommunikationstechnik Schnelle und verlustleistungsarme CMOS System- und Schaltungstechnik Spezielle Kryptoprozessoren mit dedizierter Hardwarearithmetik Angewandte Mikroelektronik irk Timmermann Institut für Angewandte Mikroelektronik und atentechnik FB Elektrotechnik u. Informationstechnik Feldbusse Verläßlichkeit verteilter Systeme Embedded Internet Objektorientierte Echtzeitprogrammierung unter harten Echtzeitbedingungen Prozeßrechentechnik Softwaretechnologie Objektorientierte Softwareentwicklung für Mikrocontroller Interaktive Mikrocontroller-Programmierung mit kurzen Turnaround- Zeiten igitale VLSI-Systeme Agenda! Entwurf digitaler Systeme vom Konzept über Algorithmus und Architektur bis zur Schaltungstechnik! Anforderungen! Prämissen: Kurze Entwurfszeit, hohe esignsicherheit, moderne Entwurfswerkzeuge, durchgängiger esignfluß, Zieltechnologie ASIC oder! Entwurf digitaler VLSI Systeme! Verifikationsmöglichkeiten! Verwendete Werkzeuge:! esign-entry: VHL, Schematic! Simulation und Synthese: Synopsys! Technologiemapping: XILINX (), Cadence (ASIC)! Echtzeit-Rapid Prototyping: Aptix MP3C bis 4 Mio. Gatter! Mehrfach- Partitionierung: PL-Architect

2 Verallgem. Moore sches Gesetz Prozess- Technologie IC-Technologie Magnetspeicher Optische Speicher Bandbreite Software etc. Alle charakteristischen Parameter der Informationstechnologie verbessern sich alle 1bis3JahreumdenFaktor2 Etwas konkreter, bitte! SIA Roadmap 1998 Jahr Strukturgröße (nm) Logiktrans./cm 2 6.2M 18M 39M 84M 180M 390M Kosten/Trans (mcent) Takt [MHz] Chipgröße [mm 2 ] Escherichia Coli verdoppelt sich alle 20 Minuten Entwurfskomplexität Entwicklungszeit = time to market! Einfluss einer 6 monatigen Verzögerung auf einen 6 jährigen Produktzyklus $144M $132M Wirklich?

3 TTM (2)! Real $44M oder mehr, nicht $12M $144M $100M! Kleinerer Marktanteil! Weniger Gewinn! Früheres Produktende esignlücke! Systemkomplexität wächst schneller als die Produktivität des esigners Logiktrans./Chip Trans./PM %/ Jahr %/ 10 Jahr in Tausend Jahr " Bessere CA Agenda esignprozess! Anforderungen! Entwurf digitaler VLSI Systeme! Verifikationsmöglichkeiten Verifiziere: verifiziere die Korrektheit des esigns und der Implementierung! esigne : spezifiziere und gebe den esignwunsch ein Implementiere: verfeinere das esign durch alle Phasen

4 a 0 d b 1 s clk q Entwicklung der EA Results (esign Productivity) 1999 EA = Electronic esign Automation What s next? esignproduktivität OMAIN SPECIFIC GATES/WEEK (ataquest) 8K - 12K Synthesis - Cadence, Synopsys 1985 Schematic Entry - aisy, Mentor, Valid Transistor entry - Calma, Computervision BEHAVIORAL RTL GATE a b d s clk q 2K - 10K 1K - 2K McKinsey S-Curve TRANSISTOR Effort (EA tools effort) RTL versus Behavioral esign, Implementierung und Verifikation eines 10M Transistor-Chips a=b+c; d=a+1; e=d*2; om. Beh. Mannmonate Implementierung sind hier häufig nicht gut genug RTL Behavioral RTL 625 Weil Implementierungen hier unvorhersagbar sind b c + a +1 d e=2*(b+c+1) Gate Trans. a b d s clk q ,500 Power elay 2 * e Area

5 Systementwurf Neue HW entwickeln Hardware Systemspezifikation Vorhandene Komponenten HW/SW Partitionierung Neue SW entwickeln Software Vorhandene Komponenten rei denkbare Szenarien! System Synthese! Ausgehend von bereichsspezifischer Systembeschreibung! IP Zusammensetzung! Schnelle Montage vorgefertigter IP Blöcke ASIC Emulation RAM I/O µp...! Voll programmierbare/rekonfigurierbare Systems! Anpassung eher generischer Standardplattformen für anwendungsspezifische Ansätze mit Programmierung PCB Rapid System Prototyping HW-Integration SW-Integration Systemintegration Sprachen, Modelle und Plattformen Esterel C, C++ Sprache VHL Matlab UML esignfluss à la Berkeley Specification (UML) Rational ROSE, Visual Modeler Conceptual Analog RF, Passives, Mixed Signal (AVHL) Matlab, Ptolemy Communications Engineering/SP Matlab, Ptolemy Protocols/ Control (SL,SMV) Telelogic, Bones Behavioral Synchronous Reactive iscretemodell FSMs Event Cfor RTOS Amplifiers, Filters, A/, PA, Inductors (SPICE, AVHL,Schem.) HSPICE edicated Logic, Pleiades, Programmable SP VHL, Schem., Assembly Leapfrog, esign Compiler Embedded Microprocessor (C, Assembly) ARMulator, Compiler Structural -Based VonImplementierungs- Neumann Hard-Wired Processor Plattform ASIC RTOS Analog Component Libraries (Layout, SKILL) Cadence Virtuoso Func. Modules (RAM, ROM, Mult) Standard Cell Place and Route Cadence Virtuoso, Power- & TimeMill Programmable Cores ARM, (C, VHL, Assembly ARMS, Express Physical

6 Hardwareentwurf (I) Hardwareentwurf (II) Protocol Compiler (Synopsys) Behavioral VHL Hardwarespezifikation COSSAP (Synopsys) Testbenches Code Smartmodels esign-compiler (Synopsys) Gate-level netlist Multi- Partition. (PL-Architect) Schematic Entry (XILINX/Cadence) IP Hard-Cores ASIC/ Emulat. (Aptix) Simulation (Synopsys VSS/ Cyclone) y go on design goals met? n change design BehavioralCompiler (Synopsys) Place&Route (XILINX / Actel) ASIC layout (Cadence) RTL-VHL + Timing RTL-VHL +.db RTL-VHL IP Soft-Cores Bit File Layout File Back annotation ASIC rei denkbare Szenarien Bibliotheken für IP! System Synthese! Ausgehend von bereichsspezifischer Systembeschreibung! IP Zusammensetzung! Schnelle Montage vorgefertigter IP Blöcke! Voll programmierbare/rekonfigurierbare Systems! Anpassung eher generischer Standardplattformen für anwendungsspezifische Ansätze mit Programmierung! Trennung von Funktionsblöcken und Kommunikation

7 IP * -Cores MARS! Systems on Chip durch Wiederverwendung existierender und geprüfter Komponenten (Cores) wirtschaftlich möglich! Hard Core: Fertiges Layout für bestimmte Technologie (funktionssicher, unflexibel)! Soft Core: Synthesefähiges Modell in Hardwarebeschreibungssprache (flexibel, Funktion etwas kritisch)! Standardisierte Schnittstellen erforderlich! Beispiele: RUN4, ES, RSA, CORIC, Scheduling- Coprozessor, Java Prozessor *) IP - Intellectual Property! as Molekulare Adsorbentien Rezirkulierende System MARS - eine neue Methode für die selektive Isolierung von Substanzen aus komplexen Lösungen! ie erste Anwendung in einer extrakorporalen Behandlung zur Blutreinigung von Leberpatienten in der klinischen Medizin! Fa. Teraklin, Warnemünde, Gewinner StartUp Wettbewerb 1998! System-Chip der 1. u. 2. Generation im Institut M entwickelt Hardware/Software Codesign Agenda! Systemkonzept (Prinzip)! Anforderungen! Entwurf digitaler VLSI Systeme! Verifikationsmöglichkeiten Maschinencode Maschinencode! Komplette Systemsimulation von HW und SW VHL Model Smartmodel µc 1 Smartmodel µc 2

8 Ansätze zur esignverifikation! Formale Verifikation! Model checking - beweise Eigenschaften bezüglich eines Modells! Theorem proving - beweise Eigenschaften einer Schaltung! Simulation! Aufbringen von Simulations-Stimuli auf Modell der Schaltung! Emulation! Implementiere eine Version der Schaltung auf Emulator! Rapid prototyping! Generiere einen Prototyp in echter Hardware Verifikation! Immer komplexere Simulationen lassen Verifikationszeit überproportional ansteigen! Beispiel:! Echtzeit sei 50 MHz, 1 Befehl / Taktzyklus! Simulationszeit von Maschinenbefehlen eines µp in RTL-VHL auf üblicher Workstation: ca. 50 Befehle / s = 50 Hz Simulationstakt! 1 Minute Echtzeit = 1,9 Jahre Simulationszeit esign & Implementierung Fertigstellung Verifikation! Ansatz: Verifikation durch rekonfigurierbare Hardware, ca. 10 MHz Sim.takt = nur noch 5 Min. Sim.zeit 48% HW/SW Rapid System Prototyping ASIC/System - Emulation / Multi- Partitionierung Gate-Level-Netzliste Hierarchische Multi- Partitionierung (PL-Architect) Code Top-Netzliste Netzliste Netzliste Netzliste HW/SW - Rapid Prototyping Place&Route (Xilinx/Actel) Place&Route Place&Route (Xilinx/Actel) (Xilinx/Actel) Vorhandene Verbindungs- Mixed Chip Signal HW System-Emulation / Rapid-Prototyping / ASIC-Emulation Vorhandene Mixed Signal HW Systemplatine ASIC

9 Rekonfigurierbares System Prototyping, 4 Mio. Gatter, 30 MHz erzeitige System- und Chipentwicklung Virtuelle System- und Chipentwicklung Entwicklungs-Software Rekonfigurierbares Emulations-System Patterngenerator und Logikanalysator Ethernet Entwicklungssoftware Ethernet Internet

10 Java VM für Eingebettete Systeme! Merkmal: Minimale Ressourcen! Ansatz: Reduzierung des Sprachumfangs und der VM! Eigene Software-VMs! 1. PC-basiertes System minijava! und höher! Basis: JVM Kaffe von Transvirtual! 2. Mikrocontroller (8051)-basierend! Testplattform für Smartcard und Prozessor JavaCard-Umgebung! zu Testzwecken compilierbar mit jedem ANSI-C-Compiler Entwicklungsumgebung APTIX MP3C BOAR HP Logic Synopsys VIRTEX 1000 Synthesis esignanalyzer Analyzer Xilinx Place&Route M3 JSM core Aptix MP3 Explorer ownload I²C interface addr data control IO Memory Extension Board ROM I²C RAM Parallel FLASH Converter I²C IO parallel PC Entwicklungsumgebung Güte und Akzeptanz von esigntechniken System Synthesis Speed of esigner Behavioral Synthesis Sequential Synthesis Combinational Synthesis Acceptance curve Quality of esign Expert designer Source: A. egeus

11 Auf Wiedersehen in Warnemünde! Lage des Instituts