VERTEX FPGA, ADC Control Board

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1 VERTEX FPGA, ADC Control Board Forschungszentrum Jülich GmbH Zentralinstitut für Elektronik Werkzeuge, Methoden und Infrastruktur Experiment- und Detektorsysteme Experimentsoftware Version

2 Inhalt 1.0 Allgemeines Funktion Slow Control Mode Fast Control Mode seriell / parallel Triggerung Busy Bit Error Bit Belegung der LEDs Belegung des 6-fach LEMO Blocks Interne Register Interne Register Identifikationsregister All High / Low Fifo Control Register Status Register Sequenzer Control Register Sequenzer Status Register Trigger Offset User ID Slow Control Clock Register Slow Control Command Low Word Slow Control Command High Word Slow Control Command Ausgabe Register LV / HV Max Data Words SRam Low / High / Data LV / HV Chip Maske LV / HV ADC Clock Offset LV / HV Sequencer Polarity Register LV / HV Chip Select Polarity Register LV / HV Software Trigger Register LV / HV Counter Register Tabellen Ram Low / High / Data JTAG Register ACTION Register Card Onl Card Offl Fifo Error Trigger Low (Busy) Trigger High LV / HV Serial Bus Polarity Sequenzer Löschen der Sequenzer Zähler Beschreiben und auslesen des Sequenzer Speichers Belegung der internen Trigger Signale Belegung der Sequenzer Ausgänge Belegung der Chip Select Ausgänge Sequenzen Daten Ausgabeformat Dummy ADC Tabellen Speicher

3 1.0 Allgemeines Die Karte wurde zum Auslesen zweier Streifen Detektoren auf unterschiedlichem Spannung Niveau konzipiert. Es wird zwischen einem Low- und High Voltage Bereich unterschieden (LV/HV). Jeder Kanal (LV/HV) kann maximal 10 Detektor Chips mit je maximal 128 Kanälen auslesen, die Chips können parallel oder seriell angeschlossen werden. Über einen seriellen Bus erfolgt die Konfiguration der angeschlossenen Chips. 10 Chips Select und 10 Trigger Leitungen werden für das Auslesen und Erkennen von Ereignissen benötigt. Im FPGA befinden sich zwei vollkommen getrennt arbeitende, programmierbare Sequenzer. Jedem Kanal stehen 3 unabhängige und komplett getrennt adressierbare Speicherbereiche zur Verfügung. Die Blöcke werden zur Ablage von Sequenzen und Parametern für den Common Mode benötigt. Die Ankopplung an den LVDS Bus erfolgt ebenfalls über den FPGA und ist kompatibel zu den bereits existierenden TDC F1 Karten. Beide Kartentypen können gleichzeitig in einem Rahmen betrieben werden. 1.1 Funktion Die Funktionen der Karte werden über die Koppelkarte vom Rechner aus gesteuert. Angesprochen wird die Karte direkt über ihre Adresse oder über Broadcast Befehle. Bei Broadcast Lese Befehlen kann die Karte nur das ihrer Adresse entsprechende Bit auf dem Datenbus beeinflussen. Datenbits, die nicht getrieben werden sind durch die aktive Terminierung Null. Nach einem Reset wird den Eingabekarten zuerst eine Adresse zugewiesen und festgestellt, wie viele Eingabekarten vorhanden sind. Danach werden alle Karten im Broadcast Verfahren initialisiert. (Sie können auch einzeln initialisiert werden.) Die Karten verhalten sich nach der Initialisierung Bus-Neutral und befinden sich im Slow Control Mode. Es werden drei Modi unterschieden: Slow Control Mode (Default) Seite 3 von 20

4 Fast Control Mode seriell Fast Control Mode parallel 1.2 Slow Control Mode Nach der Initialisierung befindet sich die Karte im Slow Control Mode. In diesem Modus können alle Karten, ADC und Chip Parameter eingestellt werden, die Karte reagiert auf keine Tigger Ereignisse. Nachdem alle Register und ggf. Speicherbereiche sowie Chip Parameter geladen wurden kann einer der Fast Control Modi benutzt werden um die Auslese Funktionen der Karte zu aktivieren. 1.3 Fast Control Mode seriell / parallel In beiden Fast Control Modi reagiert die Karte auf Ereignisse von Kanälen die über das Control Register frei geschaltet wurden oder auf Software Trigger (Control- oder Trigger High Register). Im seriellen Modus müssen die Chips in einer Linie hintereinander angeschlossen sein, bei einem Ereignis werden alle Chips ausgelesen. Wird der parallele Modus eingestellt müssen alle Chips parallel angeschlossen werden. Eine Auslesung kann abhängig von der Trigger Maske vorgenommen werden, nur Chips die ein Ereignis anzeigen werden ausgelesen. 1.4 Triggerung Alle angeschlossenen Chips liefern über je eine Triggerleitung Informationen über aufgetretene Ereignisse. Alle, maximal 10, Triggerleitungen bilden die Trigger Maske. Diese wird in jedem Datensatz mitgeliefert und bestimmt, je nach Auslese Modus, welche Chips gelesen werden. Über die jeweiligen Chip Masken Register kann festgelegt werden welche Trigger Leitungen für ein Ereignis relevant sind. Die Triggerleitungen (Trigger Masken) werden alle 25 ns in einem Ringbuffer von 256*25ns = 6,4 us abgelegt. Wird über einen globalen Trigger angezeigt, dass das Ereignis gültig war, wird aus dem Ringbuffer, aktuelle Position minus dem Wert des Trigger Offset Registers, die zum Triggerzeitpunkt gültige Trigger Maske entnommen. 1.5 Busy Bit Nach erfolgter Triggerung zeigt die Karte über das Busy Bit an, dass sie mit der Bearbeitung der Daten (Auslese, Berechnung, Datentransfer) beschäftigt ist. Das Busy Bit wird zurückgenommen sobald das letzte Datenwort ins Ausgangs Fifo geschrieben wurde. Die Abfrage des Busy Bits erfolgt durch einen Broadcast Read auf die Trigger Low Adresse. 1.6 Error Bit Tritt bei der Bearbeitung eines Ereignisses ein Fehler auf wird dieser über das Error Bit angezeigt bis dieses durch einen Schreibzugriff auf das Trigger High Register, oder das Beschreiben des Control Registers mit 0, gelöscht wird. Ein Abfrage des Error Bits erfolgt über einen Broadcast Read auf der Error Adresse. Das Error Bit wird gesetzt sobald ein ADC das Overflow Bit setzt, sowie bei allen Sequenzer Fehlern die im Sequenzer Status Register angegeben sind. 1.7 Belegung der LEDs Auf der Karte befinden sich 4 LEDs die über den Zustand der Karte wie folgt Auskunft geben: Seite 4 von 20

5 Zustand alle LEDs dimmen gleichzeitig LED4 dimmt LED4 blinkt schnell (ca. 2 mal pro s) LED3 LED2 LED1 Bedeutung Der Karte wurde noch keine Adresse zugewiesen. Die Karte befindet sich im SLOW Control Mode Die Karte befindet sich im Fast Control Mode An = Daten im Ausgangsfifo An = Karte Busy An = Error 1.8 Belegung des 6-fach LEMO Blocks Der 6-fach LEMO Block hat folgende Belegung: Oben NR Signal Bedeutung 1 NIM IN 1 Trigger Input 2 NIM IN 2 Trigger Input 3 NIM IN 3 Trigger Input 4 NIM OUT 1 HV ADC CLK 5 NIM OUT 2 LV ADC CLK 6 NIM OUT 3 Trigger LV or HV Out Seite 5 von 20

6 2.0 Interne Register Auf der Backplane befinden sich 12 Adressbits (A11 bis A0). Die Adressbits A11 bis A8 werden zur Adressierung der Karten benutzt. Bit 7 ist das Broadcast Bit. Die folgende Tabelle beschreibt das Adress Mapping der karte. Bei einem Broadcast Read (zweite Tabelle) legt die Karte nur das ihrer Adresse entsprechende Datenbit an. D.h. pro Karte steht ein Bit zur Verfügung. Adresse Wort / Byte Funktion Bitbreite Datenrichtung 0x00 0x00 Identifikationsregister 16 R 0x01 0x02 0x02 0x04 All High Datenwort 16 R 0x03 0x06 All Low Datenwort 16 R 0x04 0x08 Fifo 16 R 0x05 0x0A 0x06 0x0C Control 16 R / W 0x07 0x0E Status 16 R 0x08 0x10 Sequencer Control 16 R / W 0x09 0x12 Sequencer State 16 R 0x0A 0x14 0x0B 0x16 Trigger Offset 8 R / W 0x0C 0x18 Used ID 8 R / W 0x0D 0x1A Slow Control Clock 8 R / W 0x0E 0x1C Slow Control Low Word 16 W 0x0F 0x1E Slow Control High Word 16 W 0x10 0x20 Slow Control Output 16 R / W 0x11 0x22 LV Max Data Words 16 R / W 0x12 0x24 SRAM Address LOW Word 16 R / W 0x13 0x26 SRAM Address HIGH Word 16 R / W 0x14 0x28 SRAM Data LOW Word ( ADR ) 16 R / W 0x15 0x2A SRAM Data HIGH Word ( ADR+1 ) 16 R / W 0x16 0x2C LV Chip Mask 16 R / W 0x17 0x2E LV ADC Offset 16 R / W 0x18 0x30 LV Sequencer Polarity 11 R / W 0x19 0x32 LV Chip Select Polarity 10 R / W 0x1A 0x34 LV Software Trigger 0 16 R / W 0x1B 0x36 LV Software Trigger 1 16 R / W 0x1C 0x38 LV Counter 0 16 R 0x1D 0x3A LV Counter 1 16 R 0x1E 0x3C LV Counter 2 16 R 0x1F 0x3E LV Counter 3 16 R 0x20 0x40 0x21 0x42 HV Max Data Words 16 R / W 0x22 0x44 LV / HV Serial Bus Polarity 16 R / W Seite 6 von 20

7 0x26 0x4C HV Chip Mask 16 R / W 0x27 0x4E HV ADC Offset 16 R / W 0x28 0x50 HV Sequencer Polarity 11 R / W 0x29 0x52 HV Chip Select Polarity 10 R / W 0x2A 0x54 HV Software Trigger 0 16 R / W 0x2B 0x56 HV Software Trigger 1 16 R / W 0x2C 0x58 HV Counter 0 16 R 0x2D 0x5A HV Counter 1 16 R 0x2E 0x5C HV Counter 2 16 R 0x2F 0x5E HV Counter 3 16 R 0x32 0x64 Tabellen RAM Adresse LOW Word 16 R / W 0x33 0x66 Tabellen RAM Adresse HIGH Word 16 R / W 0x34 0x68 Tabellen RAM Data LOW Word ( ADR ) 16 R / W 0x35 0x6A Tabellen RAM Data HIGH Word ( ADR+1 ) 16 R / W 0x3C 0x78 JTAG Data LOW Word 16 R 0x3D 0x7A JTAG Data HIGH Word 16 R 0x3E 0x7C JTAG CSR 16 R / W 0x3F 0x7E ACTION 16 W Broadcast Register 0x00 0x00 CARD ONL 16 R / W 0x01 0x02 CARD OFFL 16 R 0x04 0x08 FIFO 16 R 0x07 0x0E ERROR 16 R 0x24 0x46 TRIGGER LOW (Busy) 16 R 0x25 0x48 TRIGGER HIGH 16 R 0x3F 0x7E ACTION 5 W Seite 7 von 20

8 2.1 Identifikationsregister [ 0x00 ] ( 0x00 ) Das Identifikationsregister enthält die aktuelle Version der FPGA Hardware und Software Version, sowie die Kennzeichnung der. Bit Funktion Software Version, Vorkommastelle Software Version, Nachkommastelle = VERTEX Hardware Version 2.2 All High / Low [ 0x02 / 0x03 ] ( 0x04 / 0x06 ) Zu Debug Zwecken wurden zwei Register eingebaut deren Inhalt fest verdrahtet ist. Der Datenpfad kann schnell auf seine Funktion überprüft werden. 2.3 Fifo [ 0x04 ] ( 0x08 ) Das Fifo wird nur im Fast Mode benutzt. Hier werden die ausgelesenen Sequenzen zwischengespeichert. Die Größe des Fifos beträgt Bit Werte. Ob das Fifo Daten enthält kann über einen Broadcast Read auf die Fifo Adresse abgefragt werden. 2.4 Control Register [ 0x06 ] ( 0x0C ) Das Control Register eine wesentliche Schaltstelle der Karte. Es entscheidet über den zu verwendenden Betriebsmodus ebenso wie über die zu verwenden Kanäle und Eingänge. Wird das Control Register mit dem Wert 0 beschrieben verhält sich die Karte vollkommen neutral. Bit Funktion Frei 10 NIM IN 2 Enable 09 NIM IN 1 Enable 08 NIM IN 0 Enable 07 Umschaltung zwischen realen ADC Daten und Dummy ADC Daten 1 = Dummy ADC Daten, 0 = Reale ADC Daten 06 HV Kanal frei schalten, 1 = Kanal frei geschaltet 05 LV Kanal frei schalten, 1 = Kanal frei geschaltet 04 Software Trigger des HV Kanals, das Bit wird nach dem Auslösen des Triggers automatisch zurück gesetzt 03 Software Trigger des LV Kanals, das Bit wird nach dem Auslösen des Triggers automatisch zurück gesetzt Mode Bits 101 Fast Control, alle Chips parallel 100 Fast Control, alle Chips in einer Linie (z. Zt. normal) 000 Slow Control Mode Seite 8 von 20

9 2.5 Status Register [ 0x07 ] ( 0x0E ) Alle langsamen seriellen Zugriffe auf angeschlossene Chips oder ADC Offset Potis müssen über das Status Register abgefragt werden. Erst wenn das Slow Control Busy Bit nicht mehr gesetzt ist darf ein weiterer Zugriff auf die Slow Control Register erfolgen. Bit Funktion xABC 03 HV ADC Overflow 02 LV ADC Overflow 01 Test Signal 00 Slow Control Busy, Während der Abarbeitung der langsamen Einstellungen an DACs zeigt dieses Bit an, das keine weiteren Befehle empfangen werden können. 0 = Ready, 1 = Busy 2.6 Sequenzer Control Register [ 0x08 ] ( 0x10 ) Einige Signale der Sequenzer, die nicht automatisch durch Auswahl eines Betriebs-Modus gesetzt werden, können über dieses Register verändert werden. Bit Funktion Konstante Frei 01 HV Sequencer HALT SEQ_CTRL_HV_HALT 00 LV Sequencer HALT SEQ_CTRL_LV_HALT Seite 9 von 20

10 2.7 Sequenzer Status Register [ 0x09 ] ( 0x12 ) Dieses Register gibt Aufschluss über den aktuellen Zustand der Sequenzer, sowie der Hardware der Datenaufnahme und deren Fifos. Bit Funktion 15 Main Data Out Fifo Empty 14 HV Sequencer Fifo Empty Error 13 HV Sequencer Opcode Error 12 HV Sequencer Stack underflow 11 HV Sequencer Stack overflow 10 HV Fifo Empty 09 HV Sequencer halted 08 HV Block Trigger 07 Sequencer Reset OR Clear Error 06 LV Sequencer Fifo Empty Error 05 LV Sequencer Opcode Error 04 LV Sequencer Stack underflow 03 LV Sequencer Stack overflow 02 LV Fifo Empty 01 LV Sequencer halted 00 LV Block Trigger 2.8 Trigger Offset [ 0x0B ] ( 0x16 ) Alle eingehenden Trigger werden in einem Ringpuffer gespeichert. Das Trigger Offset Register bestimmt die Position des zu verwendenden Triggers im Ringpuffer. Es können so die Laufzeiten in der Trigger Verarbeitung ausgeglichen werden. 2.9 User ID [ 0x0C ] ( 0x18 ) Für jede Karte kann hier ein eigenes 8 Bit breites ID hinterlegt werden. Dieses ist unabhängig von dem vom System Controler vergebenen ID der Karte. Das User ID wird im ersten Datenwort eingetragen Slow Control Clock Register [ 0x0D ] ( 0x1A ) Dieses Register bestimmt die Frequenz der seriellen Clock mit der alle Slow Control Elemente (Chip Konfiguration, ADC Offset) ausgelesen werden. Hierbei wird die serielle Clock wie folgt bestimmt: Serielle Clock = 1 / 25 ns * (( Registerinhalt + 1 ) * 2) 2.11 Slow Control Command Low Word [ 0x0E ] ( 0x1C ) Im Slow Control Mode können die verschiedenen seriellen Elemente über 2 Register angesprochen werden. Zuerst wird das LOW Word des Slow Control Commands geschrieben, anschließend das HIGH Word. Durch Beschreiben des HIGH Words wird der Prozess gestartet. Für die Register gilt folgende Bedeutung: Seite 10 von 20

11 Über das LOW Word wird die Einheit bestimmt die die Daten erhalten soll, sowie die Anzahl der zu schreibenden Bits aus dem HIGH Word. Der Zustand des Chip Select Signals nach dem Schreiben auf die Einheit kann ebenfalls angegeben werden, da ggf. mehrere Datenworte zu einem Bit Stream größer 16 Bit zusammengefasst werden sollen. Bit (15..12) Anzahl der zu schreibenden Bits aus dem High Word 0xF = 16 Bit SCTRL_DATA16 : : : 0x0 = 1 Bit SCTRL_DATA01 Bit(11) Zustand des CS Signals am Ende der Sequenz. Bei einer Sequenz von mehr als 16 Bit wird beim ersten und jedem weiteren Datum CS = SCTRL_CS_MORE und beim letzten Datum CS = SCTRL_CS_LAST gesetzt Bit(3..0) Adresse der Einheit die beschrieben oder gelesen werden soll: Wert Funktion Konstante 9 Lesen des ADCs HV Board SCTRL_ADC_HV 8 Lesen des ADCs LV Board SCTRL_ADC_LV 7 Serielle Datenausgabe auf Front Bus REG HV SCTRL_FRONT_DAC_HV 6 Serielle Datenausgabe auf Front Bus REG LV SCTRL_FRONT_DAC_LV 5 Serielle Datenausgabe auf Front Bus DAC HV SCTRL_FRONT_REG_HV 4 Serielle Datenausgabe auf Front Bus DAC LV SCTRL_FRONT_REG_LV 2 Schreiben auf digitales Offset Poti HV ADC Board SCTRL_DIGIPOTI_HV 1 Schreiben auf digitales Offset Poti LV ADC Board SCTRL_DIGIPOTI_LV Während der seriellen Ausgabe wird im Status Register das Busy Bit (STAT_SCBUSY) gesetzt. Ein erneutes Beschreiben der Slow Control Register darf erst nach Rücknahme des Bits erfolgen Slow Control Command High Word [ 0x0F ] ( 0x1E ) Das High Word enthält die auszugebenden Daten (16 Bit). Es ist zu beachten, dass das höchstwertige Bit (15) zuerst ausgegeben wird. Dieses bedeutet, Datenworte die kleiner als 16 Bit lang sind müssen immer am höchsten Bit des High Word beginnen Slow Control Command Ausgabe Register [ 0x10 ] ( 0x20 ) Nachdem der Slow Control Prozess beendet wurde (Busy Bit im Status Register) kann das Datum hier gelesen werden LV / HV Max Data Words [ 0x11 / 0x21] ( 0x22 / 0x42 ) 2.15 SRam Low / High / Data [ 0x12 / 0x13 ] ( 0x24 / 0x 26 ) Seite 11 von 20

12 Das Beschreiben des Sequenzer Speichers erfolgt als Einzelzugriff oder Block Transfer. Zu Beginn jedes Zugriffs muss die Startadresse einmal gesetzt werden. Beim Blocktransfer erfolgt ein automatisches weiter zählen der Adresse. Die unteren 16 Bit der SRAM Adresse werden in die LOW RAM Adresse geschrieben. Die oberen 4 Bit der SRAM Adresse in die HIGH RAM Adresse. Anschließen kann ein Lese- oder Schreibzugriff auf die adressierte Speicherzelle, über die Adresse DATA RAM, erfolgen. Sowohl für die Adresse als auch für das Datum können LONG Zugriffe benutzt werden. Für die Aufteilung des Speichers siehe Sequencer Beschreibung LV / HV Chip Maske [ 0x16 / 0x26 ] ( 0x2C / 0x4C ) Abhängig von der Anzahl angeschlossener Chips können über dieses Register alle Chips die einen Trigger auslösen dürfen maskiert werden LV / HV ADC Clock Offset [ 0x17 / 0x27 ] ( 0x2E / 0x4E ) Je nach verwendetem ADC kann hier die Anzahl an Konvertierungs-Clocks angegeben werden die der ADC benötigt um das erste gültige Ergebnis zu liefern. Diese Anzahl Clocks wird zu Beginn der Auslese Sequenz automatisch übersprungen und die ADC Werte verworfen. Es ist zu beachten, dass die hier eingetragen Anzahl Clocks auch in der Sequenz am Ende der ADC Clocks eingetragen werden muss LV / HV Sequencer Polarity Register [ 0x18 / 0x28 ] ( 0x30 / 0x50 ) Der Ausgang des Sequenzers und der Ausgang des Registers liegen an einem Exklusiv ODER. Dessen Ausgang bestimmt die Polarität der Steuersignale. Ausgang(n) = Register Bit(n) XOR Sequenzer Data(n); Sind die Register Bits 1 erscheinen die Sequenzer Bits invertiert am Ausgang LV / HV Chip Select Polarity Register [ 0x19 / 0x29 ] ( 0x32 / 0x52 ) Wie bei den Sequenzer Ausgangs Signalen kann auch die Polarität der Chip Select Signale über ein Register beeinflusst werden. Der Ausgang des Registers und die Chip Select Signale liegen an einem Exklusiv ODER. Dessen Ausgang bestimmt die Polarität der Steuersignale. Ausgang(n) = Register Bit(n) XOR Chip Select(n); Sind die Register Bits 1 erscheinen die Chip Select Bits invertiert am Ausgang LV / HV Software Trigger Register [ 0x1A-0x1B / 0x2A-0x2B ] ( 0x34-0x36 / 0x54-0x56 ) Für jeden Kanal stehen 8 Software Trigger zur Verfügung. Die Steuerung erfolgt über jeweils 2 Register die wie folgt aufgebaut sind: Reg Bit Bit 11-8 Bit 7-4 Bit w, e,swt3(1-0) w, e,swt2(1-0) w, e,swt1(1-0) w, e,swt0(1-0) 2 w, e,swt7(1-0) w, e,swt6(1-0) w, e,swt5(1-0) w, e,swt4(1-0) w e Write Enable für das entsprechende Switch Register, wird als 0 zurück gelesen Switch Register Enable, kann vom Sequencer zurückgesetzt werden Seite 12 von 20

13 Es können jeweils 4 (0-3) Case Werte angegeben werden. Seite 13 von 20

14 2.21 LV / HV Counter Register [ 0x1C-0x1F / 0x2C-0x2F ] ( 0x38-0x3E / 0x58-0x5E ) Zu Debug Zwecken besitzt jeder Sequenzer 4 interne Counter Register die durch Sequenzer Befehle inkrementiert werden können. Die Inhalte der Counter sind auf jeweils 4 Adressen lesbar. Um die Counter zu löschen muß eine Broadcast Schreibzugriff mit dem Wert R_CNTRSTLV und/oder R_CNTRSTHV auf das ACTION Register erfolgen. Die Counter der beiden Kanäle können unabhängig voneinander gelöscht werden Tabellen Ram Low / High / Data [ 0x32-0x33 / 0x34-0x35 ] ( 0x64-0x66 / 0x68-0x6A ) Neben dem Sequenzer Speicher besitzt jeder Kanal zwei weiter vollkommen unabhängige Speicher Blöcke zur Aufnahme von Tabellen für den Common Mode. Das Beschreiben des Speichers erfolgt als Einzelzugriff oder Block Transfer. Zu Beginn jedes Zugriffs muss die Startadresse einmal gesetzt werden. Beim Blocktransfer erfolgt ein automatisches weiter zählen der Adresse. Die unteren 16 Bit der SRAM Adresse werden in die LOW RAM Adresse geschrieben. Die oberen 6 Bit der SRAM Adresse in die HIGH RAM Adresse. Anschließen kann ein Lese- oder Schreibzugriff auf die adressierte Speicherzelle, über die Adresse DATA RAM, erfolgen. Sowohl für die Adresse als auch für das Datum können LONG Zugriffe benutzt werden. Siehe auch Tabellen Speicher JTAG Register [ 0x3C / 0x3D / 0x3E ] ( 0x78 / 0x7A / 0x7C ) Die Karte kann im Rahmen über den LVDS Bus umprogrammiert werden. Hierfür stehen JTAG Register zur Verfügung. Aufgrund der Größe des verwendeten FPGAs werden zwei Konfigurationsspeicher benötigt. Die Anordnung der Flash Speicher macht es erforderlich, dass der kleiner MCS File in das Flash 1 und der größere MCS File in das Flash 0 der JTAG-Chain geschrieben werden muss ACTION Register [ 0x3F ] ( 0x7E ) Dieses Register wird zum rücksetzten der verschiedenen FPGA Zustände benutzt. Ein Broadcast Schreibzugriff führt die in der Tabelle angegebenen Funktionen aus. Bit Funktion Konstante SWR BWR Frei 04 Sequencer Reset R_RESETSEQ X 03 Error Flag Löschen R_CLEARERROR X 02 HV Counter Reset R_CNTRSTHV X 01 LV Counter Reset R_CNTRSTLV X 00 Master Reset R_MRST x 2.25 Card Onl [ 0x00 ] ( 0x00 ) Write: Jede Karte hat ein Ready-Bit, welches durch einen Schreibbefehl mit gesetztem Bit 0 auf das ACTION Broadcast-Register zurückgesetzt wird. Der Ausgang der daisy chain Leitung entspricht dem invertierten Ready-Bit. Wenn das Ready-Bit nicht gesetzt und der Eingang der daisy chain Leitung null ist, wird mit einem Schreibbefehl auf dieses Register die Kartenadresse übernommen und das Ready-Bit gesetzt. Damit wird der Eingang der daisy chain Leitung der nächsten Karte null, die dann Seite 14 von 20

15 für die Übernahme der Kartenadresse bereit ist. Der daisy chain Eingang der äußersten rechten Karte wird durch einen Pulldown Widerstand auf null gehalten, so dass diese als erste das Ready-Bit setzt. Sollte ein Steckplatz leer sein, werden mehrere Karten die gleiche Adresse haben. Read: Alle Karten, denen keine Adresse zugewiesen wurde, setzen das Datenbit 0 auf 1. D.h. wenn alle Karten eine Adresse haben, muss eine 0 gelesen werden Card Offl [ 0x01] ( 0x02 ) Read: Wurde der Karte eine Adresse zugewiesen ist das der Kartenadresse entsprechende Datenbit gesetzt. Die Kartenadressen werden nach einem MASTER RESET durch fortlaufende Schreibbefehle auf das Register Card Onl zugewiesen Fifo [ 0x04 ] ( 0x08 ) Ob das Fifo Daten enthält kann über einen Broadcast Read auf die Fifo Adresse abgefragt werden. Karten die Daten im Fifo haben legen das Datenbit entsprechend ihrer Adresse an. Durch Schreiben des Wertes 0 auf das Control Register wird ein Fifo Reset ausgeführt Error [ 0x07 ] ( 0x0E ) Tritt bei der Bearbeitung eines Ereignisses ein Fehler auf wird dieser über das Error Bit angezeigt bis dieses durch einen Schreibzugriff auf das Trigger High Register, oder das Beschreiben des Control Registers mit 0, gelöscht wird. Ein Abfrage des Error Bits erfolgt über einen Broadcast Read auf der Error Adresse. Das Error Bit wird gesetzt sobald ein ADC das Overflow Bit setzt Trigger Low (Busy) [ 0x24 ] ( 0x46 ) Nach erfolgter Triggerung zeigt die Karte über das Busy Bit an, dass sie mit der Bearbeitung der Daten (Auslese, Berechnung, Datentransfer) beschäftigt ist. Das Busy Bit wird zurückgenommen sobald das letzte Datenwort ins Ausgangs Fifo geschrieben wurde. Die Abfrage des Busy Bits erfolgt durch einen Broadcast Read auf die Trigger Low Adresse Trigger High [ 0x25 ] ( 0x48 ) Durch einen Broadcast Schreibbefehl auf die Adresse Trigger High wird die Triggerung der frei geschalteten Kanäle ausgelöst wenn sich die Karte in einem Fast Control Modus befindet. Seite 15 von 20

16 2.31 LV / HV Serial Bus Polarity [ 0x22 ] ( 0x44 ) Für die seriellen Busse der DAC s und VA Chip s kann über dieses Register die Polarität der einzelnen Signale sowohl für den LV als auch den HV Bereich bestimmt werden. Bit Funktion Konstante 13 HV VA Serial DATA OUT HV_POL_VA_SER_DATAOUT 12 HV VA Serial DATA IN HV_POL_VA_SER_DATAIN 11 HV VA Serial CLK HV_POL_VA_SER_CLK 10 HV DAC Serial GATE HV_POL_DAC_SER_GATE 09 HV DAC Serial DATA HV_POL_DAC_SER_DATA 08 HV DAC Serial CLK HV_POL_DAC_SER_CLK : 05 LV VA Serial DATA OUT LV_POL_VA_SER_DATAOUT 04 LV VA Serial DATA IN LV_POL_VA_SER_DATAIN 03 LV VA Serial CLK LV_POL_VA_SER_CLK 02 LV DAC Serial GATE LV_POL_DAC_SER_GATE 01 LV DAC Serial DATA LV_POL_DAC_SER_DATA 00 LV DAC Serial CLK LV_POL_DAC_SER_CLK Seite 16 von 20

17 3.0 Sequenzer Das SRAM umfasst (0x80000) 16 Bit Worte pro Kanal. Mit 100 MHz werden die Daten ausgegeben, die Sequenz Signale können somit mit einer Genauigkeit von 10ns zueinander eingestellt werden. Der Sequenzer Speicher beider Kanäle liegt in einem Speicherblock wie folgt hintereinander: 0xFFFFF 0x x7FFFF 0x00000 HV Sequenzer LV Sequenzer Von einem Wort sind 9 Bit für die Ausgabe zum FIFO und 7 Bit für die Ablaufsteuerung bestimmt. Das 11 Bit Wort wird auch als Adresse bei einem Sprung-Befehl oder als Wert zum Laden des Timers benutzt. Hierbei ist zu beachten, dass bei Sprung-Befehlen nur die oberen 9 Bit der 19 Bit SRAM Adresse angegeben werden können und die Einsprungadresse somit immer auf einem Vielfachen von 128 liegen muss. Das Control Byte für die Ablaufsteuerung ist wie folgt kodiert. Control Byte Funktion RTS return subroutine, pop SRAM Adresse vom Stack WHLT warte, solange das Haltesignal gesetzt ist d JMPS, laden der unteren 10 Bits, die oberen 9 bleiben unverändert nn Inkrementiere Counter nn 0001 ttt Keine weitere Ausgabe bis timer (12 Bit) abgelaufen. Output Gap, zeit = ( t+1 ) * 10ns 001c rrr SWITCH (rrr), c=clear warte bis FIFO leer, dann warte auf Trigger 0 und fahre fort warte bis FIFO leer, dann warte auf Trigger 1 und überspringe ein SRAM Wort warte bis FIFO leer, dann warte auf Trigger 1 und überspringe zwei SRAM Worte warte bis FIFO leer, dann warte auf Trigger 2 und überspringe drei SRAM Worte warte bis FIFO leer und Timer entsprechend Datenwort, dann starte Timer und warte, bis Timer abgelaufen und überspringe vier SRAM Worte. Zeit = d * 128 / 110 us = (d * 128) * 9.09ns 10ii iii Datenwort (9 Bit) zum FIFO. Wiederholungen entsprechend i ( mal) 110n nii TRIGG sende Impuls auf Trigger n synchron mit Fifo Ausgabe (9 Bit), Datenwiederholung entsprechend i (0..3) mal ddd JMP jump zur SRAM Adresse entsprechend Datenwort (12 Bit) x 0x ddd JSR jump subroutine entsprechend Datenwort (12 Bit) x 0x0080 Seite 17 von 20

18 3.1 Löschen der Sequenzer Zähler Durch einen Schreibzugriff auf das ACTION Register und setzen des R_CNTRSTLV für den LV Kanal bzw. R_CNTRSTHV für den HV Kanal im Datenwort werden die Counter gelöscht. 3.2 Beschreiben und auslesen des Sequenzer Speichers Das Beschreiben bzw. auslesen des Sequenzer Speichers erfolgt als Einzelzugriff oder Block Transfer. Zu Beginn jedes Zugriffs muss die Startadresse einmal gesetzt werden. Beim Blocktransfer erfolgt ein automatisches weiter zählen der Adresse. Die unteren 16 Bit der SRAM Adresse werden in die LOW RAM Adresse geschrieben. Die oberen 4 Bit der SRAM Adresse in die HIGH RAM Adresse. Anschließen kann ein Lese- oder Schreibzugriff auf die adressierte Speicherzelle, über die Adresse DATA RAM, erfolgen. Abhängig vom Zugriff auf die Adress- bzw. Datenregister ( 16 Bit oder 32 Bit Zugriffe ) werden die Daten auf ein bzw. zwei Adressen zum Auslesen bereit gestellt. Beim 16 Bit Lese-/Schreib-Zugriff werden die Daten auf SRAM Data LOW Word gelesen / geschrieben, beim 32 Bit Zugriff werden die Daten auf SRAM Data LOW Word und SRAM Data HIGH Word gelesen / geschrieben. Real befindet sich in SRAM Data LOW Word das erste gelesene 16 Bit Datum (ADR) und auf SRAM Data HIGH Word das zweite 16 Bit Datum (ADR+1) 3.3 Belegung der internen Trigger Signale Trigger IN Bedeutung 0 Trigger Eingang der Sequenz 1 Aktuelles Masken Bit, zeigt im parallelen Betrieb an ob ein Chip übersprungen werden muss 2 3 Trigger Out Bedeutung 0 Weiterschalten des Masken Bits anfordern 1 Sequence Ready Belegung der Sequenzer Ausgänge Daten Bedeutung Konstante Bit 0 VA CLK SEQ_VACLK 1 RESET SEQ_RESET 2 HOLD SEQ_HOLD 3 TSTON SEQ_TSTON 4 DTP SEQ_DTP CS SEQ_CS 8 ADC CLK SEQ_ADCCLK Seite 18 von 20

19 3.5 Belegung der Chip Select Ausgänge 3.6 Sequenzen Bei der Erstellung der Sequenzen ist darauf zu achten das alle Signale in positiver Logik anzugeben sind. Die Ausgänge des Sequenzers können über das Sequencer Polarity und Chip Select Polarity Register auf die gewünschte Polarität eingestellt werden. Einige Besonderheiten sind für den Betrieb des Sequenzers zu beachten: 1. Hold-Länge bestimmen 2. CS Signale erzeugen 3. serielle und parallele Chips Daten Ausgabeformat Befindet sich das System im Fast Control Modus kann es über externe Trigger oder das Control Register getriggert werden. Nach erfolgter Triggerung werden die ADC Werte, der frei geschalteten Kanäle, mit Zusatzinformationen ins Ausgangs Fifo übertragen. Ein Datensatz ist wie folgt aufgebaut: Daten- Wort Nr Bit Bit 27 Bit Bit Stationsnr. 0=LV / 1=HV Trigger Maske (10 Bit) 0x80uu, uu = 8 Bit User ID 2 Stationsnr. 0=LV / 1=HV Kanal Nummer (11 Bit) ADC Wert (12 Bit) : : : : : n Stationsnr. 0=LV / 1=HV 7FF Länge des Hold Signals Bei der Übertragung beider (LV und HV) Kanäle werden die Datensätze ineinander vermischt un können Anhand von Bit 27 unterschieden werden. Bit 16 der ADC Werte sowie der Länge des Hold Signals ist immer 0, während Bit 16 des ersten Datenwortes immer 1 ist. Dieses dient zur Erkennung des Datenblocks. Seite 19 von 20

20 4.0 Dummy ADC Im FPGA wurde, zu Testzwecken, für beide Kanäle (LV/HV) ein Zähler erzeugt der mit jeder ADC Clock-Flanke inkrementiert wird. Über das Control Register kann beim Auslesen der ADC Daten zwischen diesen Zählern und den realen ADC Daten umgeschaltet werden. 5.0 Tabellen Speicher Neben dem Sequenzer Speicher stehen für jeden Kanal jeweils 2 weitere Speicherbereiche zur Verfügung. Diese sind wie folgt aufgeteilt: 0x1FFFFF 0x x17FFFF 0x x0FFFFF 0x x07FFFF 0x HV Block 2 HV Block 1 LV Block 2 LV Block 1 Die Adressierung erfolgt hier genau wie beim Sequenzer Speichers als Einzelzugriff oder Block Transfer. Zu Beginn jedes Zugriffs muss die Startadresse einmal gesetzt werden. Beim Blocktransfer erfolgt ein automatisches weiter zählen der Adresse. Die unteren 16 Bit der SRAM Adresse werden in die LOW RAMT Adresse geschrieben. Die oberen 4 Bit der SRAM Adresse in die HIGH RAMT Adresse. Anschließen kann ein Lese- oder Schreibzugriff auf die adressierte Speicherzelle, über die Adresse DATA RAMT, erfolgen. Sowohl für die Adresse als auch für das Datum können LONG Zugriffe benutzt werden. Seite 20 von 20