MS. Der MOS-FET als Schalter

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1 Seie MS1 MS. Der MOS-FET als Schaler Der MOSFET wird als Schalerelemen eingesez als schneller Schaler in der Digialechnik. Grundschalungen sind der N-MOS -Inverer bzw. der CMOS- Inverer und das Transfergaer (Transmissiongae). Diese Schalungsprinzipien werden im Fach Digialechnik II vorgesell und hier nich weier behandel. als Leisungsschaler für hohe Sröme und hohe Spannungen (einige 10 A und einige 100 V). Diese Anwendung is Inhal dieses Kapiels. MS.1 Aufbau von Leisungs-MOSFET Kleinsignal MOSFET: Horizonaler Kanal, nur für kleine Sröme. In inegrieren Schalungen gu zu realisieren. Wegen geringen Kanalquerschnis und geringer Spannungsbelasbarkei nich für Hochsrom- und Hochvolanwendungen geeigne. Abb. MS1: Horizonaler MOSFET Leisungs-MOSFET: Verikaler Srompfad, hoher Kanalquerschni durch Parallelschalung vieler kleinerer Teil-MOSFETs. Dadurch hoher Drainsrom und kleiner Einschalwidersand RDS(on). S poly -Si G p - Body n + n + n - Kanallänge < 1u Abb. MS2: Verikaler MOSFET D Abb. MS3: Grundelemen eines SIP-MOS-Power-MOS Die n - -Diffusion der Drainzone bewirk eine breiere Sperrschich zwischen p-zone des Kanalsubsras und n-drain ---> günsigere Spannungsvereilung uner der Gaeisolaion und höhere Sperrspannung zwischen Drain und Source. Besonderhei: Aufgrund des speziellen Aufbaus von Leisungs-MOSFETs is ses Source mi Kanalsubsra verbunden. ---> Revers-Diode zwischen Source und Drain. Abb. MS4: MOSFET mi Revers-Diode

2 Seie MS2 MS.2 Saisches Schalverhalen Im Gegensaz zum BJT kann der MOSFET saisch leisungslos geseuer werden. I D R DS(on) U GSx x = Einschalfall y = Ausschalfall I Dx U GS Rg U gx,y UGS Abb. MS5: MOS-Schaler m. Ohmscher Las U DS U DS U DSx =U DSy Abb. MS6: Schalvorgang im Ausgangskennlinienfeld IDx = UDD UDSx = RL UDSx RDS(on) (MS1) Für den Einschalfall is vor allem der Einschalwidersand RDS ( on) = f(i D) maßgebend (Abb. MS7). Es is ein wichiger Daenblawer! Beding durch den Aufbau von Power-MOSFETs sind RDS(on) und die Spannungsfesigkei der UDS-Srecke voneinander abhängig. Breiere n--zone ergib höhere Spannungsfesigkei aber auch größeren RDS(on). Für herkömmliche Si-Leisungs-MOSFET gil anhalsweise: RDS ( on) (UDS ( BR) ) 2,5 (MS2) Durch die neue CoolMOS-Technologie wird ein linearer Zusammenhang zwischen RDS(on) und UDS(BR) erreich. Dami können Hochvol-MOSFET mi geringem RDS(on) hergesell werden. Die Ermilung des Einschalsroms erforder die Kennnis von R DS( on) = f (ID). Gem. Abb. MS5 wird für ID: I D = UDD RL+ RDS(on) (ggf. mi einem Ieraionsschri) (MS3) Leider sind die Darsellungen der Herseller nich einheilich. Ennahme von RDS ( on) z.b. aus Abb MS7 oder MS7a. R DS(on) Ugs=kons. Tj=100 o C R DS(on)x Tj=25 o C I Dx I D Abb. MS7: Einschalwidersand als Funkion von ID Abb. MS7a: Einschalwid. aus Ausgangskennlinien

3 Seie MS3 Im Ausschalfall (UGS < UTo ) fließ im wesenlichen nur der Sperrsrom der Reversdiode. Als Leisungsbauelemen sind beim POWER-MOSFET die Leisungsgrenzen und Temperaurabhängigkeien zu beachen. Insbesondere sind dies die Temperaurabhängigkei des maximalen Drainsroms und des Einschalwidersands. Abb. MS8: Temperaurbegerenzung des Drainsroms Abb. MS9: Temp.-Abhängigkei des Einschalwidersands der sichere Arbeisbereich (SOA). Hohe UDS und hoher ID können nich gleichzeiig oder nur für kurze Zei verarbeie werden. Zur Überprüfung der zulässigen Belasung wird die Laskennlinie des Drainkreises in das SOA-Diagramm eingezeichne und auf Überschreiung der Grenzen unersuch. SOA-Diagramme basieren auf DC- oder Einzelimpulsmessung. Für die Beureilung von Pulsfolgen und die Einbeziehung der Temperaur wird auf die Handhabung des Pulswärmewidersands und die SOA-Berechnung beim Bipolarransisor im Fach Bauelemene verwiesen. Für die prakische Dimensionierung is der Pulswärmewidersand eine sehr nüzliche Angabe. Abb. MS10: Typ. Angabe des sicheren Arbeisbereichs Abb. MS11: Pulswärmewidersand

4 Seie MS4 MS.3 Dynamisches Schalverhalen Während beim Kleinsignal-MOS-Schaler vor allem die kapaziive Belasung im Ausgangskreis maßgebend is, beeinflussen beim Leisungs-MOS-Schaler haupsächlich die Eingangs- und Rückwirkungskapaziä zusammen mi dem Generaorwidersand das dynamische Schalverhalen. Im folgenden werden Las- und Transisorkapaziäen, sowie der Generaorwidersand berücksichig. Rg Cgd Cgs Cds +C L Abb. MS12: MOS-Schaler mi Kapaziäen Coss Cds+ Cgd C rss = C gd Ciss = Cgd+ Cgs Die Transisorkapaziäen sind spannungabhängig. (Abb. MS13) Sie werden als Kleinsignalparameer gemessen, was nich ganz korrek is. Die wirksamen Kapaziäen sind meis größer. Abb. MS13: Typ. Daenblaangabe der Kapaziäen Beim eingeschaleen Transisor (UDS = UDS(on) = klein) sind die Kapaziäen deulich größer als bei ausgeschaleem Transisor. ---> Auswirkungen auf Schalvorgang! MS.3.1 Einschalvorgang Die nachfolgende Beschreibung bezieh sich auf die Schalung v. Abb. MS12 und die Signale in Abb. MS14. Zum Zeipunk 0 erfolg ein Sprung des Generaorsignals. Die Ansiegszei des Generaorsignals sei vernachlässigbar gegen die Verzögerung im MOSFET. Zeiinervall 0 --> 1: Bis zum Erreichen der Schwellenspannung (Einsazspannung) Ugs = UTo wird die Kapaziä Ciss = Cgd+ Cgs über Rg mi der Zeikonsanen τ1 = Rg Ciss aufgeladen. Der Transisor is noch gesperr. Zeiinervall 1 --> 2: (Einschalzei) Nach Überschreien von UTo beginn der MOSFET zu leien; bei rein ohmscher Las nimm UDS proporional zur Sromzunahme ab. Der MOSFET befinde sich im Abschnürbereich, seine Seilhei is hoch. Der Millereffek ransformier Cgd als Cgd m = Cgd(1+ gm RL) (MS4) auf den Eingang.

5 Seie MS5 Die gesame effekive Eingangskapaziä wird Ci eff = Cgs+ Cgd(1+ gm RL) (MS5) Der Seuersrom wird zur Aufladung dieser rel. großen Kapaziä benöig; die Gaespannung seig nur mehr sehr langsam mi der Zeikonsanen τ2 = Rg. Ci eff >> τ1 an. Da Cgd bei kleiner werdender UDS sark anseig, wird der Gaespannungsverlauf kurz vor Erreichen von 2 noch weier abgeflach. Zeiinervall > 2: Ab 2 haben ID und UDS ihre Endwere (fas) erreich. Der MOSFET is prakisch eingeschale. Der Millereffek verschwinde, da sich UDS nich mehr wesenlich änder. Die weiere Aufladung des Gae erfolg mi der Zeikonsanen τ3 = Rg. (Cgs+ Cgd) lin. Der FET befinde sich im Linearbereich, seine Kapaziäen sind größer als im Abschnürbereich; deshalb is τ3 > τ1. Der zeiliche Verlauf der Gaespannung wird üblich als Gaeladekurve bezeichne u g Ugx,u gs Gen.-Signal U gso U To u gs u DS U DD i D U DSon I Dx ohmisch gering 0 1 ind. Aneil im RL 2 hoch Abb. MS14: Signalverläufe beim Einschalen Enhäl die Las einen indukiven Aneil, wird der Sromansieg verzöger, insbesondere seig ID noch an, während der MOSFET schon eingeschale is.

6 Seie MS6 Prakische Berechnung des Zeiinervalls m =( 2-1 ). Die Anwendung von Gln.(MS5) is problemaisch, da einerseis die Seilhei gm sromabhängig und andererseis die Kapaziä Cgd spannungsabhängig sind. Vereinfache Berechnungsmöglichkei: Bei ausreichend großen vu = gm RL kann der MOS-Schaler als Inegraor berache werden. U gx i g Rg Cgd ig = C duc d Für konsanes du DS d mi ig = Ugx Ugs miller Rg m = R g C _ gd. UDS wird näherungsweise: ig = C _ gd U DS m wird: Ugx Ugs miller (MS6) MS15: Millereffek beim MOS-Schaler Mi U gsmiller als milere Ugs im Bereich zwischen 1 und 2. In Gln. (MS6) bedeue C _ gd eine milere, konsane Kapaziä der gleichen Wirkung (Ladungsverschiebung) wie die asächlich wirksame spannungsabhängige Kapaziä C gd( UDS). Beim Leisungs-MOSFET is Crss im wesenlichen eine spannungsabhängige Sperrschichkapaziä und kann wie bekann angegeben werden zu: Cj = Cjo 1 UC m j Uj0 UC =angelege Sperrspannung, Uj0 =Sperrschichpoenial, mj =Gradaionsexponen. C jo C j Die Fläche uner Cj(Uc) bis UCm muß gleich sein der Fläche des schraffieren Rechecks: C j U Cm C _j. U Cm = C jo. 1 U C m j Ujo du C = 0 = Ujo. Cjo (1 m j ) UCm (1 m 1 j ) U jo 1 (MS7) U Cm Abb.16: Berechnung der mileren Sparrschichkapaziä U C Meis gelen die Were mj = 0.3, Ujo = -0.5V. Eine ähnliche Berechnung is auch für den anschließend beschriebenen Ausschalvorgang anzuwenden.

7 Seie MS7 MS.3.2 Ausschalvorgang Bei rein ohmscher Las erfolg das Ausschalen des Transisors ähnlich in umgekehrer Reihenfolge. Zum Zeipunk 3 wechsel die Generaorspannung von Ugx auf 0V. Inervall 3 --> 4 : Der MOSFET is leiend und befinde sich im Linearbereich. ID und UDS bleiben noch weigehend unveränder auf ihren Ausgangsweren. Die Gaespannung sreb mi der Zeikonsanen τ3 = Rg. (Cgs+ Cgd)lin gegen 0 Vol. Inervall 4 --> 5 : UGSo is der Wer der Gaespannung, bei dem gerade noch der Einschalsrom IDx aufrech erhalen werden kann. Sobald UGS < UGSo wird, sink ID und UDS seig an. Der FET arbeie im Abschnürbereich und der Millereffek besimm die kapaziiven Wirkungen. ---> UGS sink deulich verlangsam mi der Zeikonsanen τ 2 = R g. C ieff. Inervall > 5 : UDS erreich Endwer UDD ---> U DS 0 ---> Millereffek verschwinde. MOSFET gesperr, da UGS < UTo. UGS sink weier gegen 0V mi der Zeikonsanen τ1 = Rg Ciss. u g,u gs Eine indukive Komponene in der Las veränder die Sigalverläufe merklich, insbesondere reen zusammen mi den Kapaziäen Überschwinger auf. ---> Abhilfe: Schuzbeschalung. Ugx U gso U To Gen.-Signal u gs Allgemeine Aussage: Ein- und Ausschalvorgang können wesenlich durch eine Verringerung des Generaorwidersands verkürz werden! u DS U DD ind. Aneil im RL ohmisch U DSon i D I Dx Abb. MS17: Signalverläufe beim Ausschalen

8 Seie MS8 MS.4 Anmerkungen zur Schalungsechnik (Auswahl) MS.4.1 Vermeidung von Überspannungen Überschreien der zul. UGSmax kann einen Durchschlag des Gae-Source-Oxids zu Folge haben und das Bauelemen zersören. Für MOS-Leisungs-FET gelen die gleichen Vorsichsmaßregeln bezüglich saischer Aufladung wie für andere MOS-Bauelemene. (Siehe Prakikum PBE ). MS Vermeidung einer Gae-Source-Überspannung. Im Schalberieb können bei Vorhandensein eines großen Seuerquellen- Innenwidersands schnelle UDS-Änderungen kapaziiv auf das Gae zurückgekoppel werden. Die Spannungsänderung U DS wird dann um das 1 Spannungseilerverhälnis verminder wirksam. Rg Cgd 1+ Cgs (gross) Cgd Cds Allerdings sind nur die negaiven (bei N-Kanal-FET) Spannungsänderungen gefährlich, da eine pos. Gaespannung den MOSFET einschale und lediglich das duds verlangsam. Cgs ZD d Eine wirksame Schuzbeschalung mi Z-Diode is in Abb. MS18 zu sehen. Abb. MS18: Gae-Schuzbeschalung MS Vermeidung einer Drain-Source-Überspannung. Eine Überspannung an Drain beim Abschalen einer indukiven Las wird üblicherweise mi einer (schnellen) Freilaufdiode verhinder. Beim schnellen Abschalen eines hohen Lassroms können aber schon geringe Sreuindukiviäen zu unzulässigen Überspannungen führen. (Abb. MS19) Lz Ld U DS L L ZD L L Ls Rg D Abb. MS19: Wirkung von Sreuindukiviäen Abb. MS20: Drainschuzbeschalung Abhilfe: Überleges Layou mi kurzen, breien Leierbahnen, um die Sreuindukiviäen klein zu halen. Überspannungsbegrenzung durch Klemmen mi einer Z-Diode wie in Abb. MS19. Die Zenerspannung muß ewas über der UDD liegen; dami is die Schalung nich für eine Beriebsspannung von mehreren 100V geeigne.

9 Seie MS9 Überspannungsbegrenzung durch Gegenkopplung mi Z- Diode. (Abb. MS 20) Die Durchbruchspannung der Z-Diode is kleiner als UDS(BR) des MOSFET aber größer als zu wählen. Überseig UDS die Durchbruchspannung der Z-Diode, wird das Gae hochgezogen, der FET leie und die UDS wird reduzier. Klemmschalung mi RC-Glied (Abb. MS 21). Der Kondensaor C nimm die Energie des Überspannungsimpulses auf, im Einschalfall des MOSFET wird C wieder über R enladen. Lz L L Ls Ld D Abb. MS21: Klemmschalung mi RC-Glied MS.4.2 Parallelschalung von MOSFET D Abb. MS22: Temp.-Abhängigkei der Seuerkennlinie G Abb. MS23: Parallelschalung v. MOSFET S Grundsäzlich können MOSFET wegen des negaiven TK der Seuerkennlinie problemlos parallel geschale werden. Bei Power-MOSFET is allerdings zu beachen, daß der Kompensaionspunk des TK relaiv hoch lieg, und bei Srömen unerhalb IDk der TK posiiv wird! Die parallel zu schalenden FET sind hermisch gu zu koppeln (gleicher Kühlkörper) Indukionsarme, symmerische Verbindung der Transisoranschlüsse Enkopplung der Gaes mi kleinen Reihenwidersänden, um hochfrequenes Schwingen zu unerdrücken Spannungschuzbeschalung wie in Abb. MS20 gruppenweise vorsehen.

10 Seie MS10 MS.4.3 Anseuerung von Leisungs-MOSFET Schalzeien und Schalverluse sinken je kräfiger die Anseuerung is. Die Treibersufe muß einen kleinen Ausgangswidersand haben und kapaziive Lasen reiben können. 12V Rp Up Dp Dn 10k Abb. MS24: TTL-Treiber Abb. MS25: CMOS-Treiber TTL-Treiber verwenden ein OPEN-COLLECTOR-Gaer mi Pull-up-Widersand. Es können OPEN-COL- LECTOR-Gaer pll. geschale werden. (Abb. MS21). Heue selen verwende. CMOS-Treiber können aus Einzel-Inverern zusammengeschale werden, meis sind inegriere Treiber im Handel. Die Dioden Dp und Dn begrenzen die max. Gaespannung auf -UF bzw. Up + UF. UF = Flußspannung der Dioden. Bipolare Gegenakreiber aus Einzelransisoren sind für hohe Treiberleisungen sinnvoll. Die Gegenaksufe kann auch in eine Gegenkopplung mi dem Eingangsinverer einbezogen werden. 12V Für Treiberschalungen mi Poenialrennung zwischen Treiber und Leisungsschaler kommen Überrager (Impulsberieb) oder Opokoppler (Impuls- und saischer Berieb) in Frage. (Häufig bei primär geakeen Schalnezeilen). Die gezeige Schalung enhäl eine Klemmschalung zur Erhöhung des Einschalimpulses. Ucc Treiber Abb: MS26: Bip. Gegenak-Treiber Abb. MS27: Poenialfrei Treiberschalung Boosrap-Treiber: Die Anseuerung der Leisungs-MOSFET im Gegenakberieb erfolg hier durch eine MOS-Inverersufe. Um M2 auch über den Widersand R genügend schnell einschalen zu können, wird die "Beriebsspannung" des M1 durch Mikopplung des Ausgangssignals über C dynamisch erhöh. (Boo-Srap-Prinzip) Ue M1 R C +Ub M2 Leisungs- Schaler M3 Abb. MS28: Treiber mi Boo-Srapping

11 Seie MS11 MS.4.4 Kaskode-Schalung mi einem BJT Zur Erhöhung der Sperrspannung kann eine Kaskodeschalung verwende werden. Ein niedrigsperrender Ic MOSFET (einige 10V) wird durch einen hochsperrenden BJT (einige 100V) unersüz. Ub lieg ewas uner der max. zul. Drainspannung Rb des MOSFET. Is der MOSFET ausgeschale, sperr auch der BJT, da der Emier offen is. (nur mehr ICBo). Wird der MOSFET eingeschale, schale auch der BJT durch Ub und Rb ein. Die Hilfsspannung U b wird häufig dynamisch aus der Schalung U s Ub erzeug. Die Schalzeien sind roz Einsaz eines BJT kurz, da dieser in Basisschalung arbeie. Abb. MS29: Kaskadierung mi BJT MS.5 Der IGBT (Insulaed Gae Bipolar Transisor) Bei Leisungs-MOSFET schließen sich kleine RDS ( on) und große UDS ( BR) gegenseiig aus. Mi der IGBT-Technologie werden die Voreile der MOS- und der Bipolarechnik verein und dieser Nacheil ausgeglichen. B Komplemenär- Darlingon C E G C=A E=K Prinzip des IGBT Kahode(K) p-kollekor n-basis n+ -Source Gae(G) Raumladungszone Haupsrom Anode(A) p-emier Innere Srukur des IGBT Abb. MS30: Der IGBT Basissrom Voreile: hochohmiger Eingang wie bei MOS-Technik, niedrige Seuerleisung. häufig direk mi Logikschalkreisen anseuerbar. hohe Srom- und Spannungsbelasbarkei, sehr robus. ca fache Sromdiche gegenüber MOS-Elemenen. niedrige Einschalverluse wegen kleiner Säigungsspannung des BJT. nur 1/3 der Chipgröße von vergleichbaren MOS-Leisungsransisoren. G A K Symbol des IGBT (noch nich einheilich) Nacheile: Langsamere Ausschalzei gegenüber MOS-Technik, aber immer noch schneller als rein bipolar. wegen des parasiären Thyrisors Risiko von Lach-up-Effeken. erhöhe Schalverluse, vor allem beim Abschalen. Grenzfrequenz einige 10 khz. Besonderheien: IGBT s mi inegrierer hermischer und Kurzschlußsicherung. IGBT s mi inegrierer Fehlererkennungsschalung. IGBT-Module bis 400 A, 1500V. IGBT + inegriere Seuerschalungen = Smar-Power-Devices.