SYSTEM-ON-CHIP mit Zynq FPGA

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1 NTB Interstaatliche Hochschule für Technik Buchs FHO Fachhochschule Ostschweiz 2-TÄGIGER WORKSHOP SYSTEM-ON-CHIP mit Zynq FPGA «Von der Custom-Hardware über AXI bis zum ARM Prozessor» Donnerstag und Freitag 17. / 18. Januar 2019 NTB Campus Buchs

2 INTELLIGENTE GEGENSTÄNDE Prof. Laszlo Arato Professor für Elektronik, digitale Datenübertragung und Verarbeitung Sehr geehrte Damen und Herren Liebe Interessierte zum Thema «System on Chip» Prozessoren der Firma ARM (Advanced Risc Machines) haben alle anderen Hersteller wie Intel, Freescale oder Renesas in Stückzahl wie auch bei der Zahl verschiedener Anwendungen weit überflügelt. Ein ganz wesentliches Element des Erfolgs ist die Freiheit der Chip-Hersteller, die Rechner- Architektur von ARM zusammen mit den Entwicklungswerkzeugen zu lizenzieren, und dann mit eigenen Erweiterungen zu einem optimierten System-on-Chip zu integrieren. Egal ob «Snapdragon» von Qualcomm in Smartphones, «S32» von NXP im Automotive Bereich oder «BCM283x» von Broadcom in den Raspberry Pi Plattformen erst die integrierte Erweiterung des Prozessors für die benötigten Schnittstellen macht die Lösung kopiersicher, kostengünstig und kompakt. Genau das kann man auch bei kleinen Stückzahlen auf einem FPGA erreichen. Sowohl Microsemi (ehemals Actel), als auch Xilinx und zuletzt Intel (ehemals Altera) bieten FPGA Chips mit integriertem Dual ARM Prozessoren an über AXI Schnittstellen mit der flexibel konfigurierbaren Logik verbunden. Im Vergleich zu ihrer Rechenleistung und Vielseitigkeit sind Chips wie z.b. Xilinx Zynq recht günstig. Die notwendigen Software Werkzeuge können gerade am Anfang als «WebLizenzen» kostenlos genutzt werden. Was es noch braucht ist der Mut, Anzufangen, Projekte zu formulieren und Erfahrung zu sammeln. Und gerade hier kommt unser Angebot am besten zum Tragen eine Einführung in diese Technologie zu geben und den Weg zu öffnen für eigene Produkte. Erfahren Sie selbst, wie Sie AXI kompatible Hardware mit VHDL erstellen, in ein SoC Design einbinden und über den ARM Prozessor ansprechen können. Mit freundlichem Gruss Prof. Laszlo Arato 2

3 WICHTIGE INFOS Zielpublikum Dieser Workshop ist für Ingenieure und Projektleiter konzipiert, die sich in das Gebiet der System-on-chip Programmierung einarbeiten wollen, oder sich einen Überblick über die Möglichkeiten und notwendigen Strukturen verschaffen wollen. Zusätzlich bietet dieser Workshop Hands-on Erfahrung mit einem repräsentativen Software Werkzeug Vivado und SDK von Xilinx. Tagungsgebühren CHF 750. inklusive MwSt. für den ersten Tag (Theorie) CHF inklusive MwSt. für beide Tage (Theorie + Praxis) In den Kosten sind die Workshop-Unterlagen auf Papier und in elektronsicher Form enthalten, die Pausenverpflegung, das Mittagessen sowie der abschliessende Apéro. Referent Prof. Laszlo Arato hat nach dem Diplom als Elektroingenieur der ETH Zürich sechs Jahre als Hardware-Entwickler und Projektleiter bei Schmid Telecom in Zürich gearbeitet. Hier war er als Architekt massgebend am Integrierten Kommunikationssystem ICS für Fluglotsen beteiligt ist er zusammen mit seiner Familie in die USA ausgewandert und hat dort bei einem Spin-off von AT&T Chips für ADSL Modems entwickelt und leitete erfolgreich Design-Teams in New Jersey und Südkalifornien. Nach dem Wechsel zu Qualcomm Inc. In San Diego war Laszlo Arato für die Verifikation von Smartphone Chips in 65nm Technologie verantwortlich, bis er im Sommer 2006 nach 10 Jahren USA in die Schweiz zurückgekehrt ist. Während 3 Jahren arbeitete Laszlo Arato als wissenschaftlicher Mitarbeiter am IME Institut für Mikroelektronik der FHNW in Windisch, wo er neben Forschungsprojekten auch erste Unterrichtserfahrung sammeln konnte wechselte er dann als Dozent für Elektronik nach Buchs und hat seither an zahlreichen Projekten mit der Industrie das erworbene Wissen wieder weitergeben können. 10 Jahre Erfahrung im Bereich Low- Power ASIC Entwicklung finden heute ihre Anwendung beim Design von FPGA Systemen, effizienten Algorithmen und µp-programmierung. 3

4 PROGRAMM 1. TAG De Facto Standard im Bereich SoC ist die von ARM definierte Advanced Microcontroller Bus Architecture (AMBA) und darin der seit 2011 definierte AXI4 Bus. Entsprechend werden wir zuerst diesen Bus generell kennenlernen, und dann seine Implementation auf der VHDL. Während AXI äusserst Leistungs-fähige Konzepte beinhaltet, muss man für einfache Peripherie nur einige wenige aber kritische Punkte beachten. Im zweiten Schritt geht es um die Umsetzung in einer konkreten kleinen Anwendung. AXI EINFÜHRUNG Donnerstag, 17. Januar :45 09:00 Begrüssung 09:45 10:00 ARM Prozessor Architekturen auf FPGAs 10:00 10:30 Pause Microsemi SmartFusion und SmartFusion2 SoC Intel Cyclone V, Arria V, Arria 10 und Stratix 10 SoC Xilinx Zynq-7000S und Zynq-7000 SoC SoC FPGA Designumgebungen, Vor- und Nachteile Microsemi Libero Intel SoC EDS (Embedded Development Suite) Xilinx Vivado und SDK (Software Development Kit) 10:30 12:00 ARM AMBA (Advanced Microcontroller Bus Architecture) AMBA Bus Standards AXI4 Bus Varianten AXI4 Lite Protokoll im Detail 12:00 13:00 Mittagspause 4

5 «TECHNOLOGY IS NOTHING. WHAT S IMPORTANT IS THAT YOU HAVE A FAITH IN PEOPLE, THAT THEY RE BASICALLY GOOD AND SMART, AND IF YOU GIVE THEM TOOLS, THEY LL DO WONDERFUL THINGS WITH THEM.» Steve Jobs 13:00 15:00 Praktische Implementation einer AXI4 Lite Schnittstelle VHDL Designumgebung mit Xilinx Vivado AXI Schnittstelle: das Minimum an Handshake Simulation mit ModelSim AXI Testbench 15:00 15:30 Pause 15:30 18:00 Erweiterung der AXI Schnittstelle für eigene Peripherie Register Schreiben und Lesen Speicher Schreiben und Lesen Interrupts ab 18:00 Apéro 5

6 PROGRAMM 2. TAG Nach den Grundkenntnissen in der Anbindung von selbstentwickelter Peripherie an die AXI Schnittstelle geht es am zweiten Tag des Workshops um die Integration mit dem ARM Prozessor und der Softwareumgebung. Xilinx bietet mit dem SDK (Software Development Kit) eine Plattform für die automatische Erzeugung eines BSP (Board Support Package) welches die Hardware gegenüber der Software definiert und zur Verfügung stellt. INTEGRATION HW MIT SW Freitag, 18. Januar :30 10:00 System-Design auf Xilinx Vivado Erstes einfaches Block-Design Projekt I/O Schnittstellen mit existierenden IP Blöcken Top-Level Wrapper Synthese, Implementation und Download auf Hardware 10:00 10:30 Pause 10:30 12:00 Erste Schritte mit Xilinx SDK Export des Designs für SDK Aufruf von SDK aus Vivado heraus oder Stand-alone Neues Projekt und Erzeugung eines BSP Einfaches Testprogramm zum Ansprechen der HW vom Vormittag 12:00 13:00 Mittagspause 13:00 15:00 Übergang vom eigenen AXI Peripherie Block zum System Design Exportierung eines VHDL Blocks als Package Einbindung eines eigenen Blocks in das System Design Top-Level Wrapper, Synthese, Implementation, Export 15:00 15:30 Pause 15:30 17:00 Volle Integration: Vom ARM Prozessor über AXI zur eigenen VHDL HW 17:00 Ende der Veranstaltung 6

7 ANMELDUNG / ORGANISATORISCHES Anmeldeschluss ist der 14. Januar Die Anmeldung erfolgt online unter Für Fragen steht Ihnen Prof. Laszlo Arato zur Verfügung. Die Teilnehmerzahl ist auf 25 Personen beschränkt. Die Anmeldungen werden entsprechend ihres Eingangsdatums berücksichtigt. Nach Eingang Ihrer Anmeldung erhalten Sie eine Bestätigung und eine Rechnung, die Sie bitte vor Veranstaltungsbeginn begleichen. 7

8 NTB Interstaatliche Hochschule für Technik Buchs FHO Fachhochschule Ostschweiz KONTAKT NTB Interstaatliche Hochschule für Technik Buchs NTB Campus Buchs Werdenbergstrasse Buchs Tel office@ntb.ch Institut für Elektronik, Sensorik und Aktorik ESA NTB Interstaatliche Hochschule für Technik Buchs Werdenbergstrasse 4 CH-9471 Buchs Prof. Laszlo Arato Tel laszlo.arato@ntb.ch NTB Studienzentrum St.Gallen Schönauweg 4, Postfach 9013 St.Gallen Tel office@ntb.ch NTB Standort Chur HTW Chur (Kooperationspartner) Hochschule für Technik und Wirtschaft Pulvermühlestrasse Chur FHO Fachhochschule Ostschweiz 8 8