Rechnerstrukturen, Teil 2

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1 2 Rechnerstrukturen, Teil 2 Vorlesung 4 SWS WS 7/8 2.3 Register-Transfer-Strukturen Prof. Dr. Jian-Jia Chen Fakultät für Informatik Technische Universität Dortmund jian-jia.chen@cs.uni-.de

2 Kontext Die Wissenschaft Informatik befasst sich mit der Darstellung, Speicherung, Übertragung und Verarbeitung von Information [Gesellschaft für Informatik] - 2 -

3 Externe Architektur interne Architektur Bislang: Sicht des Programmierers auf den Prozessor: Befehlsschnittstelle, externe Architektur Jetzt: interne Realisierung: interne Architektur, Mikroarchitektur, Realisierung mit Register-Transfer-Strukturen (der Inhalt welchen Registers wird in welches andere Register transferiert?) - 3 -

4 Komponenten von RT-Strukturen: Dekoder Beispiel : aus n-dekoder x Dekoder m y=f(x) n Anzahl Bits der Bitvektoren Beispiel 2: Prioritätsencoder (m>n) f ( x) = "..." wenn nat( x) z.b. y i "..." "..." f ( x) = "..." "..."... wenn x wenn x wenn x wenn x = i = = = =... "..." "..." "..." "..."... nat( f i, wenn i der größte Index ist, für ( x)) = undefiniert für x = "..." z.b. : y = "", nat( y) = 5 für x = "" 5 den x i = '' ist nat(a)=σa i 2 i : (Abbildung Bitvektor natürliche Zahl) - 4 -

5 Komponenten von RT-Strukturen: Multiplexer z.b. 2 auf Multiplexer e e y Kontrolle y = e i für nat(kontrolle)=i e i, y: einzelne Bits oder Bitvektoren Mögliche Realisierung (für einzelnes Bit) e & z.b. 4 auf Multiplexer e & y e e e 2 e Kontrolle 2 3 e 2 e 3 & & 3 aus n Kontrolle 2-5 -

6 Komponenten von RT-Strukturen: ALUs Addierer, arithmetisch/ logische Einheiten (ALUs) z=f (x,y,kontrolle) x y ALU z Kontrolle Beispiel z = x + x x x y y y y wenn wenn wenn wenn nat(kontrolle) = nat(kontrolle) = nat(kontrolle) = 2 nat(kontrolle) = 3 x, y, z,kontrolle: Bitvektoren - 6 -

7 Komponenten von RT-Strukturen: Register Register Daten Kontrolle Takt Daten Übernimmt mit dem Takt die Daten, sofern der Kontrolleingang auf "schreiben" gesetzt ist. Daten: einzelne Bits oder Bitvektoren Für jedes einzelne Bit: Kontrolle= schreiben Daten= g(takt) Kontrolle= schreiben Daten= g(takt) g: modelliert unterschiedliche Taktabhängigkeit Flankenabhängigkeit: Wechsel nur bei pos. ( positiv flankengetriggert ) oder neg. Flanke oder Pegelabhängigkeit: Wechsel sofern Takt= oder Takt = ist - 7 -

8 Komponenten von RT-Strukturen: Speicher Speicher Takt Kontrolle Speicher Daten Daten Adresse Liest ständig die am Adresseingang ausgewählte Speicherzelle aus und stellt ihren Wert am Datenausgang mit gewisser Verzögerung zur Verfügung. Übernimmt mit dem Takt die Daten in die ausgewählte Speicherzelle, sofern der Kontrolleingang auf Schreiben" gesetzt ist. Wir stellen den -aus-n-adressdekoder immer explizit dar, um den Adresseingang zu identifizieren

9 Multiportspeicher Multiport- Speicher Speicher Besitzt mehrere Adresseingänge, die zu einem zugeordneten Port gehören. Jedes Leseport stellt ständig die gelesene Speicherzelle am Ausgang bereit;; jedes Schreibport übernimmt die Eingangdaten in die ausgewählte Speicherzelle, sofern der Kontrolleingang auf "schreiben" gestellt ist. Konflikt, falls mehrere Schreibports dieselbe Zelle auswählen (soll vermieden werden;; falls es doch vorkommt: z.b. UND-Verknüpfung der Eingangsdaten) - 9 -

10 Zusammenfassung Jetzt Sicht auf die interne Architektur: Komponenten von RT-Strukturen Dekoder Multiplexer ALUs Register Speicher - -

11 Eine Mikroarchitektur für die MIPS-Maschine Automatische Erzeugung von Mikroarchitekturen aus ISA heraus (µarchitektursynthese): wurde untersucht, ist aber a) im Rahmen einer Erstsemestervorlesung zu kompliziert b) für unsere einfachen Befehle auch nicht nötig. Mit Erfahrung (Betrachtung wesentlicher Komponenten/ Verbindungen): F manueller µarchitekturentwurf. Benötigt Minimum an Komponenten. Enthält ein Rechenwerk und ein Steuerwerk. Verifikation: Befehle: nachweisen, dass die µarchitektur den Befehl ausführen kann. F Vorgehen für die MIPS-Maschine - -

12 PCWrite B PC MemWrite MemRead i2 a2 a Speicher IRWrite Befehlsregister IR * 3:26 25:2 2:6 25: 5: 5: Steuerwerk RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB ALUSelA ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

13 Überprüfung der Ausführbarkeit F Zustandsgraph der Ausführung einiger MIPS-Befehle IR:=Speicher[PC];; PC:=PC+4;; fetch PC:=PC+4;; Reg[ra]:=Speicher[const+Reg[rb]] T:=IR() + Reg[IR(..)] decode instruction decode mar rr branch jump lw load memory store memory access access rr2 Reg[IR(..)]:= Speicher[T] branch2-3 -

14 PCWrite PC B fetch + MemWrite MemRead i2 a2 a Speicher IR:=Speicher[PC];; PC:=PC+4 B=PCWrite v PCWriteC zero IRWrite Befehlsregister IR * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 zero ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

15 Zustandsgraph der Ausführung einiger MIPS-Befehle Ravi-Simulation zum dynamischen Ablauf (Webseite LS2): derzeit (/25) aber nicht mit aktuellem Java kompatibel fetch decode instruction decode mar rr branch jump lw load memory store memory access access rr2 branch2-5 -

16 PCWrite B PC i2 a2 a Speicher Befehlsregister * Steuerwerk decode MemWrite MemRead Steuerwerk nutzt Opcode zur Verzweigung. IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

17 Zustandsgraph der Ausführung einiger MIPS-Befehle fetch decode instruction decode mar rr branch jump lw load memory store memory access access rr2 branch2-7 -

18 PCWrite B PC 2 mar + MemWrite MemRead i2 a2 a Speicher Speicher-Adresse wird in T gespeichert IRWrite Befehlsregister * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

19 Zustandsgraph der Ausführung einiger MIPS-Befehle fetch decode instruction decode mar rr branch jump lw load memory store memory access access rr2 branch2-9 -

20 PCWrite B PC load MemWrite MemRead i2 a2 a Speicher Reg[IR(2:6)]:= Speicher[T] IRWrite Befehlsregister * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

21 Zustandsgraph der Ausführung einiger MIPS-Befehle fetch decode instruction decode mar rr branch jump lw load memory store memory access access rr2 branch2-2 -

22 PCWrite PC B MemWrite MemRead i2 a2 a Speicher store IRWrite Befehlsregister (IR) * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 3: 28 2 "

23 Zustandsgraph der Ausführung einiger MIPS-Befehle fetch decode instruction decode mar rr branch jump lw load memory store memory access access rr2 branch2-23 -

24 PCWrite B PC i2 a2 a Speicher Befehlsregister * Steuerwerk rr IR² MemWrite MemRead ² ALU-Funktion durch shamt und funct bestimmt. alu_control nimmt geeignete Umkodierung vor. IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

25 Zustandsgraph der Ausführung einiger MIPS-Befehle fetch decode instruction decode mar rr branch jump lw load memory store memory access access rr2 branch2-25 -

26 PCWrite B PC rr2 MemWrite MemRead i2 a2 a Speicher Reg[IR(5:)] :=T IRWrite Befehlsregister IR * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

27 Zustandsgraph der Ausführung einiger MIPS-Befehle fetch decode instruction decode mar rr branch jump lw load memory store memory access access rr2 branch2-27 -

28 PCWrite B PC MemWrite MemRead i2 a2 a Speicher PC:=PC(3:28) &IR(25:) &"" Befehlsregister * Steuerwerk jump 2 IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

29 Zustandsgraph der Ausführung einiger MIPS-Befehle fetch decode instruction decode mar rr branch jump lw load memory store memory access access rr2 branch2-29 -

30 PCWrite B PC i2 a2 a Speicher T:=PC+(sign_ext( IR(5:))&"") Befehlsregister * Steuerwerk 3 branch + MemWrite MemRead IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

31 Quiz x4: beq $8, $9, x2 Welche Befehlsadresse wird nach beq (x4) ausgeführt, wenn $8 und $9 gleich sind? - 3 -

32 Zustandsgraph der Ausführung einiger MIPS-Befehle fetch decode instruction decode mar rr branch jump lw load memory store memory access access rr2 branch2-32 -

33 PCWrite B PC i2 a2 a Speicher if Reg([IR(25:2)]- Reg[IR(2:6)]=) then PC:=T;; ² Code, der benötigt wird, um am Ausgang zero eine zu erzeugen, wenn beide Eingänge gleich sind. Befehlsregister * Steuerwerk =/-² MemWrite MemRead IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest branch2 RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 zero ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

34 Das Steuerwerk Verhalten, vereinfacht (mar vermeidet Verzweigung bei mar) Struktur Takt fetch decode rr mar mar' lw load store rr2 branch branch2 jump Eingabe: Opcode µpc * Zustand Mikroprogrammspeicher * Folgezustand bestimmt durch Mikroprogrammspeicher, bei decode aus dem Opcode PCWrite... Ausgabe PCSource

35 Das Steuerwerk (etwas genauer) Verhalten, vereinfacht Struktur (mar vermeidet Verzweigung bei mar) fetch decode rr branch jump mar mar' lw load store rr2 branch2 Eindeutige Codes für Zustände nach decode mux Eingabe: Opcode * Takt µpc Zustand Mikroprogrammspeicher * Folgezustand bestimmt durch Mikroprogrammspeicher, bei decode aus dem Opcode PCWrite... Ausgabe PCSource

36 Zustand (bestimmt Adresse im Speicher) Inhalt des Mikroprogrammspeichers Folge- Zustand bzw. Zustände fetch decode X X + + Art der Bestimmung des Folgezustands PCWrite PCWriteC IorD decode f(opcode) X X X XX X X XX mar, mar load, store X X X + XX load fetch XX X X XX store fetch X X X XX X X XX rr rr2 X X X IR XX rr2 fetch X XX X X XX branch branch2 X X X + XX branch2 fetch X X X =/- jump fetch X X X XX X X MemWrite MemRead IRWrite Mem2Reg RegDest ALUSelB ALUSelA ALUOp TargetWri PCSource

37 Mikroprogrammierung fetch decode mar mar' rr branch jump lw load store rr2 branch2-37 -

38 Mikroprogrammierung fetch decode mar mar' rr branch jump lw load store rr2 branch2-38 -

39 Mikroprogrammierung fetch decode mar mar' rr branch jump lw load store rr2 branch2-39 -

40 Mikroprogrammierung fetch decode mar mar' rr branch jump lw load store rr2 branch2-4 -

41 Mikroprogrammierung fetch decode mar mar' rr branch jump lw load store rr2 branch2 Struktur Takt Eingabe: Opcode µpc Zustand * Mikroprogrammspeicher - 4 -

42 Zusammenfassung Mikroprogrammierung gestattet die strukturierte Realisierung von Rechensystemen aus RT-Struktur-Komponenten Vorteile: einfache, strukturierte Realisierung auch großer, komplexer Befehlssätze leichte Änderbarkeit Nachteile: Overhead (fetch und decode enthalten keine Operationen des auszuführenden Programms) Große CPI-Werte F Versuch, Mikroprogramme zu vermeiden

43 Mikroprogrammierung Fließbandverarbeitung fetch decode mar mar' rr branch jump lw load store rr2 branch2-43 -

44 Mikroprogrammierung Fließbandverarbeitung fetch decode mar mar' rr branch jump lw load store rr2 branch2-44 -

45 Mikroprogrammierung Fließbandverarbeitung fetch decode mar mar' rr branch jump lw load store rr2 branch2-45 -

46 Mikroprogrammierung Fließbandverarbeitung fetch decode mar mar' rr branch jump lw load store rr2 branch2-46 -

47 Mikroprogrammierung Fließbandverarbeitung fetch decode rr branch jump mar mar' lw load store rr2 branch2 Flash-Animation

48 2.3.2 Fließbandverarbeitung Fließband-Architektur (engl. pipeline architecture): Bearbeitung mehrerer Befehle gleichzeitig, analog zu Fertigungsfließbändern. Beispiel MIPS: instruction fetch instruction decode/ register read instruction execution/ address calculation Memory access (register) writeback 4 PC + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 Reg Speicher sign_ extend 2:6 ALU Speicher DMem 5:

49 Änderungen gegenüber der Struktur ohne Fließband Separater Addierer für Programm-Folgeadressen. Konzeptuelle Aufteilung des Speichers in Daten- und Befehlsspeicher. Aufteilung des Rechenwerks in Fließbandstufen, Trennung durch Pufferregister, T und Befehlsregister werden Pufferregistern. 4 PC + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 2:6 Reg Speicher sign_ extend ALU Speicher DMem Steuerwerk nicht dargestellt 5:

50 Aufgaben der einzelnen Phasen bzw. Stufen Befehlsholphase Lesen des aktuellen Befehls;; separater Speicher, zur Vermeidung von Konflikten mit Datenzugriffen (F Cache). Dekodier- und Register-Lese-Phase Lesen der Register möglich wegen fester Plätze für Nr. Ausführungs- und Adressberechungsphase Berechnung arithmetischer Funktion bzw. Adresse für Speicherzugriff. Speicherzugriffsphase Wird nur bei Lade- und Speicherbefehlen benötigt. Abspeicherungsphase Speichern in Register, bei Speicherbefehlen nicht benötigt

51 Idealer Fließbanddurchlauf 4 PC sign_ extend + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 2:6 Reg ALU DMem 5: Befehl Zyklus - 5 -

52 Idealer Fließbanddurchlauf 4 PC sign_ extend + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 2:6 Reg ALU DMem 5: Befehl 2 Befehl Zyklus

53 Idealer Fließbanddurchlauf 4 PC sign_ extend + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 2:6 Reg ALU DMem 5: Zyklus 3 Befehl 3 Befehl 2 Befehl

54 Idealer Fließbanddurchlauf 4 PC sign_ extend + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 2:6 Reg ALU DMem 5: Zyklus 4 Befehl 4 Befehl 3 Befehl 2 Befehl

55 Idealer Fließbanddurchlauf 4 PC sign_ extend + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 2:6 Reg ALU DMem 5: Zyklus 5 Befehl 5 Befehl 4 Befehl 3 Befehl 2 Befehl

56 Idealer Fließbanddurchlauf 4 PC sign_ extend + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 2:6 Reg ALU DMem 5: Zyklus 6 Befehl 6 Befehl 5 Befehl 4 Befehl 3 Befehl

57 Pipeline-Hazards Structural hazards (deutsch: strukturelle Abhängigkeiten oder Gefährdungen). Verschiedene Fließbandstufen müssen auf dieselbe Hardware-Komponente zugreifen, weil diese nur sehr aufwändig oder überhaupt nicht zu duplizieren ist. Beispiele: Speicherzugriffe, sofern für Daten und Befehle nicht über separate Pufferspeicher (caches) eine weitgehende Unabhängigkeit erreicht wird. Bei Gleitkommaeinheiten lässt sich häufig nicht mit jedem Takt eine neue Operation starten (zu teuer). F Eventuell Anhalten des Fließbandes (pipeline stall) nötig

58 Datenabhängigkeiten () Gegeben sei eine Folge von Maschinen-Befehlen. Def.: Ein Befehl j heißt von einem vorausgehenden Befehl i datenabhängig, wenn i Daten bereitstellt, die j benötigt. Beispiel: add $2,$2,$3 sub $4,$5,$2 and $6,$2,$7 or $8,$2,$9 xor $,$2,$ Diese 4 Befehle sind vom add-befehl wegen $2 datenabhängig Diese Art der Abhängigkeit heißt (bei Hennessy und anderen) read after write- (oder RAW-) Abhängigkeit

59 Datenabhängigkeiten (2) Gegeben sei wieder eine Folge von Maschinen-Befehlen. Def.: Ein Befehl i heißt von einem nachfolgenden Befehl j antidatenabhängig, falls j eine Speicherzelle beschreibt, die von i noch gelesen werden müsste. Beispiel: add $2,$2,$3 sub $4,$5,$2 Diese 2 Befehle sind vom or-befehl and $6,$2,$7 wegen $2 antidatenabhängig or $2,$2,$9 xor $,$2,$ Diese Art der Abhängigkeit heißt (bei Hennessy und anderen) write after read - (oder WAR-) Abhängigkeit

60 Datenabhängigkeiten (3) Gegeben sei (wieder) eine Folge von Maschinen-Befehlen. Def.: Zwei Befehle i und j heißen voneinander Ausgabe-abhängig, falls i und j dieselbe Speicherzelle beschreiben. Beispiel: add $2,$2,$3 sub $4,$5,$2 Voneinander ausgabeabhängig. and $6,$2,$7 or $2,$2,$9 xor $,$2,$ Diese Art der Abhängigkeit heißt (bei Hennessy und anderen) write after write - (oder WAW-) Abhängigkeit. ravi/pipeline - 6 -

61 Bypässe, forwarding: Behandlung des data hazards bei and und sub 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: Zyklus add $,$2,$3-6 -

62 Bypässe, forwarding: Behandlung des data hazards bei and und sub 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: sub $4,$5,$ add $,$2,$3 Zyklus

63 Bypässe, forwarding: Behandlung des data hazards bei and und sub 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: Zyklus 3 and $6,$,$7 sub $4,$5,$ add $,$2,$3-63 -

64 Bypässe, forwarding: Behandlung des data hazards bei and und sub 4 PC + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend 2:6 Reg ALU DMem 5: Zyklus 4 or $8,$,$9 and $6,$,$7 sub $4,$5,$ add $,$2,$3-64 -

65 Bypässe, forwarding: Behandlung des data hazards bei and und sub 4 PC + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend 2:6 Reg ALU DMem 5: Zyklus 5 xor $,$,$ or $8,$,$9 and $6,$,$7 sub $4,$5,$ add $,$2,$3-65 -

66 Bypässe, forwarding: Behandlung des data hazards bei and und sub 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: Zyklus 6? xor $,$,$ or $8,$,$9 and $6,$,$7 sub $4,$5,$

67 Taktung zur Behandlung des data hazards bei or 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 Takt PC sign_ extend 2:6 Reg ALU DMem 5: add $,$2,$3 Zyklus Übernahme in die Pipeline-Register

68 Taktung zur Behandlung des data hazards bei or 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 Takt PC sign_ extend 2:6 Reg ALU DMem 5: sub $4,$5,$ add $,$2,$3 Zyklus 2 Übernahme in die Pipeline-Register

69 Taktung zur Behandlung des data hazards bei or 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 Takt PC sign_ extend 2:6 Reg ALU DMem 5: Zyklus 3 and $6,$,$7 sub $4,$5,$ add $,$2,$3-69 -

70 Taktung zur Behandlung des data hazards bei or 4 PC + IF/ID ID/EX EX/MEM MEM/WB zero sign_ extend 25:2 2:6 Reg ALU DMem Takt 5: Zyklus 4 or $8,$,$9 and $6,$,$7 sub $4,$5,$ add $,$2,$3-7 -

71 Taktung zur Behandlung des data hazards bei or 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 Takt PC sign_ extend 2:6 Reg ALU DMem 5: Zyklus 4 xor $,$,$ or $8,$,$9 Übernahme in die Pipeline-Register Zyklus 5 and $6,$,$7 sub $4,$5,$ add $,$2,$3-7 -

72 Taktung zur Behandlung des data hazards bei or 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 Takt PC sign_ extend 2:6 Reg ALU DMem 5: Zyklus 4 xor $,$,$ or $8,$,$9 Übernahme in die Pipeline-Register Zyklus 5 and $6,$,$7 sub $4,$5,$ add $,$2,$3-72 -

73 Taktung zur Behandlung des data hazards bei or 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 Takt PC 2:6 Reg ALU DMem Übernahme in Reg, Dmem und PC? 5: sign_ extend xor $,$,$ Übernahme in die Pipeline-Register Zyklus 6 or $8,$,$9 and $6,$,$7 sub $4,$5,$ pipeline2-73 -

74 Alle data hazards durch Bypässe behandelbar? 4 sign_ extend + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 PC 2:6 Reg ALU DMem 5: Zyklus xor lw? sub and $8,$,$9 $,($2) $,$,$ $4,$5,$ $6,$,$7 xor and lw sub $8,$,$9 $,($2) $,$,$ $6,$,$7 $4,$5,$ and or sub lw $8,$,$9 $,($2) $6,$,$7 $4,$5,$ sub and lw $,($2) $4,$5,$ $6,$,$7 lw sub $,($2) $4,$5,$ Speicherwort wird am Ende des Zyklus 4 gespeichert, steht für Differenz noch nicht bereit

75 Lösung durch Anhalten des Fließbandes (pipeline stall, hardware interlocking, bubbles) 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: lw $,($2) Zyklus

76 Lösung durch Anhalten des Fließbandes (pipeline stall, hardware interlocking, bubbles) 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: sub $4,$5,$ lw $,($2) Zyklus

77 Lösung durch Anhalten des Fließbandes (pipeline stall, hardware interlocking, bubbles) 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: Zyklus 3 and $6,$,$7 sub $4,$5,$ lw $,($2)

78 Lösung durch Anhalten des Fließbandes (pipeline stall, hardware interlocking, bubbles) 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: Zyklus 4 or NOOP $8,$,$9 and NOOP $6,$,$7 sub NOOP $4,$5,$ lw $,($2)

79 Lösung durch Anhalten des Fließbandes (pipeline stall, hardware interlocking, bubbles) 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: Zyklus 5 or $8,$,$9 and $6,$,$7 sub $4,$5,$ NOOP lw $,($2)

80 Lösung durch Anhalten des Fließbandes (pipeline stall, hardware interlocking, bubbles) 4 + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 sign_ extend PC 2:6 Reg ALU DMem 5: Zyklus 6 bubble, durch intelligente Compiler vermeiden! xor $,$,$ or $8,$,$9 and $6,$,$7 sub $4,$5,$ NOOP ravi/pipeline2-8 -

81 Kontrollfluss-Abhängigkeiten oder - Gefährdungen, control hazards () Beispielprogramm: beq $2,$2,t -- springe zur Marke t, falls Reg[2]=Reg[2] sub t:add.. Wir versuchen zunächst, durch Einfügen von NOOPs, die intuitive Bedeutung des Programms zu realisieren

82 Kontrollfluss-Abhängigkeiten oder - Gefährdungen, control hazards (2) 4 sign_ extend + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 PC 2:6 Reg ALU DMem 5: Takt 2: Sprung wird erkannt, deshalb werden zwei NOOP-Befehle eingefügt. Takt 4: Mit fallender Flanke wird PC getaktet, mit steigender IF/ID-Register. Takt 3: ALU müsste sowohl Vergleich wie auch das Sprungziel ausrechnen können Zyklus beq NOOP sub... oder $,$2,t add beq NOOP sub... oder $,$2,t add beq NOOP sub oder $,$2,t add beq NOOP $,$2,t beq NOOP $,$2,t

83 Kontrollfluss-Abhängigkeiten oder - Gefährdungen, control hazards (3) Probleme beim gezeigten Ansatz: Leistungsverlust durch 2 NOOPs (branch delay penalty). ALU/Multiplexer in der gezeigten Form nicht ausreichend, um Test und Sprungzielberechnung in einem Takt auszuführen. Lösungsansatz: Gleichheit der Register wird schon in der instruction decode-stufe geprüft. Sprungziel wird in separatem Adressaddierer ebenfalls bereits in der instruction decode-stufe berechnet. Sofern weiterhin noch Verzögerungen auftreten: nächsten Befehl einfach ausführen (delayed branch). oder weiterhin NOOP(s) einfügen (stall)

84 Reduktion der branch delay penalty;; delayed branch IF/ID 4 = PC + * + 25:2 2:6 Reg ID/EX Am Ende des Zyklus 2 gültig EX/MEM ALU DMem MEM/WB Folgeadresse bei fallender Flanke übernommen. 5: sign_ extend * Zyklus beq sub add... $,$2,t beq sub add... $,$2,t beq sub add $,$2,t beq sub add $,$2,t beq sub $,$2,t

85 Delayed Branches, verzögerte Sprünge Beim gezeigten Beispiel wird der auf den Sprungbefehl folgende Befehl immer noch ausgeführt. beq $2,$2,t sub... # wird immer noch ausgeführt... It s not a bug, it s a feature t: add.. Einen Platz für die Aufnahme eines solchen Befehls nennt man delay slot, die Sprünge delayed branches. Manche Maschinen haben mehrere delay slots. Delay slots sollten von Übersetzern mit nützlichen Befehlen gefüllt werden. Nur notfalls sollte es ein NOOP sein. Die MIPS-Maschine hat ein delay slot, welches aber vom Assembler verdeckt wird. ravi/pipeline3-85 -

86 Typen von Fließband-Gefährdungen (hazards) Strukturelle Abhängigkeiten/Gefährdungen (structural hazards) Datenfluß- Abhängigkeiten/Gefährdungen (data hazards) aufgrund von Datenabhängigkeiten (RAW) F forwarding, pipeline stalls aufgrund von Antidatenabhängigkeiten (WAR) (erst bei komplizierteren Systemen wichtig) aufgrund von Ausgabeabhängigkeiten (WAW) (erst bei komplizierteren Systemen wichtig) Kontrollfluß-Abhängigkeiten/Gefährdungen (control hazards) F delayed branches, pipeline stalls, spekulative Ausführung, Sprungvorhersage

87 Interne Struktur von Pentium-Prozessoren Fließbandverarbeitung bringt Performancegewinn. Fließbandverarbeitung nur bei RISC-Befehlssätzen einigermaßen überschaubar. Interne Umkodierung alter CISC-Befehle in RISC-Befehle. Beispiel: x86-befehle Umkodierung von x86-befehlen zu internen RISC-Befehlen Puffer Puffer Fließband Fließband 2... ggf. weitere Fließbänder Ergebnisspeicher Movie

88 Zusammenfassung Die Fließbandverarbeitung (engl. pipelining) ermöglicht es, in jedem Takt die Bearbeitung eines Befehls abzuschließen, selbst wenn die Bearbeitung eines Befehls Takte dauert. Bei mehreren Fließbändern F pro Takt können mehrere Befehle beendet werden. 3 Typen von Gefährdungen des Fließbandbetriebs: - resource hazards - data hazards (RAW, WAR, WAW) - control hazards Gegenmaßnahmen: - pipeline stall - forwarding/bypassing, delayed branches - branch prediction, out-of-order execution, dynamic scheduling (F Rechnerarchitektur) Ggf. mehrere Fließbänder bei modernen Architekturen