2.3 Register-Transfer-Strukturen

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1 2 2.3 Register-Transfer-Strukturen

2 Kontext Die Wissenschaft Informatik befasst sich mit der Darstellung, Speicherung, Übertragung und Verarbeitung von Information [Gesellschaft für Informatik] 2,

3 Externe Architektur interne Architektur Bislang: Sicht des Programmierers auf den Prozessor: Befehlsschnittstelle, externe Architektur Jetzt: interne Realisierung: interne Architektur, Mikroarchitektur, Realisierung mit Register-Transfer-Strukturen (der Inhalt welchen Registers wird in welches andere Register transferiert?) 2,

4 Komponenten von RT-Strukturen: Dekoder Beispiel : aus n-dekoder x Dekoder y=f(x) m n Anzahl Bits der Bitvektoren f ( x) z.b. Beispiel 2: Prioritätsencoder (m>n) y i "..." wenn nat( x) "..." "..." f ( x) "..." "..."... wenn x wenn x wenn x wenn x i... "..." "..." "..." "..."... nat( i, wenn i der größte Index ist, für den xi f ( x)) undefiniert für x "..." z.b. : y "", nat( y) 5 für x "" 5 2, 24 '' ist nat(a)=sa i 2 i : (Abbildung Bitvektor natürliche Zahl) - 4 -

5 Komponenten von RT-Strukturen: Multiplexer z.b. 2 auf Multiplexer e e y Kontrolle y = e i für nat(kontrolle)=i e i, y: einzelne Bits oder Bitvektoren Mögliche Realisierung (für einzelnes Bit) e & z.b. 4 auf Multiplexer e & y e e e 2 e Kontrolle 3 e 2 e 3 3 Kontrolle aus n 2 & & 2,

6 Komponenten von RT-Strukturen: ALUs Addierer, arithmetisch/ logische Einheiten (ALUs) z=f (x,y,kontrolle) x y ALU z Kontrolle Beispiel z x x x x y y y y wenn wenn wenn wenn nat(kontrolle) nat(kontrolle) nat(kontrolle) nat(kontrolle) 2 3 x, y, z,kontrolle: Bitvektoren 2,

7 Komponenten von RT-Strukturen: Register Register Daten Kontrolle Takt Daten Übernimmt mit dem Takt die Daten, sofern der Kontrolleingang auf "schreiben" gesetzt ist. Daten: einzelne Bits oder Bitvektoren Für jedes einzelne Bit: Kontrolle= schreiben Daten= g(takt) Kontrolle= schreiben Daten= g(takt) g: modelliert unterschiedliche Taktabhängigkeit Flankenabhängigkeit: Wechsel nur bei pos. ( positiv flankengetriggert ) oder neg. Flanke) oder Pegelabhängigkeit: Wechsel sofern Takt= oder Takt = ist 2,

8 Komponenten von RT-Strukturen: Speicher Speicher Daten Takt Kontrolle Speicher Adresse Daten Liest ständig die am Adresseingang ausgewählte Speicherzelle aus und stellt ihren Wert am Datenausgang mit gewisser Verzögerung zur Verfügung. Übernimmt mit dem Takt die Daten in die ausgewählte Speicherzelle, sofern der Kontrolleingang auf Schreiben" gesetzt ist. Wir stellen den -aus-n-adressdekoder immer explizit dar, um den Adresseingang zu identifizieren. 2,

9 Multiportspeicher Multiport- Speicher Speicher Besitzt mehrere Adresseingänge, die zu einem zugeordneten Port gehören. Jedes Leseport stellt ständig die gelesene Speicherzelle am Ausgang bereit; jedes Schreibport übernimmt die Eingangdaten in die ausgewählte Speicherzelle, sofern der Kontrolleingang auf "schreiben" gestellt ist. Konflikt, falls mehrere Schreibports dieselbe Zelle auswählen (soll vermieden werden; falls es doch vorkommt: z.b. UND-Verknüpfung der Eingangsdaten) 2,

10 Speichertechnologien Einige Unterscheidungen: Flüchtiger (volatile) und nicht-flüchtiger (non-volatile) Speicher: Nicht-flüchtiger Speicher: Information bleibt nach dem Ausschalten des Stromes erhalten Statischer und dynamischer Speicher: - Statischer Speicher (SRAM): i.d.regel 6 Transistoren/Bit. - Dynamischer Speicher (DRAM): Transistor, Kondensator/Bit, langsamer als SRAM, erfordert periodisches Auffrischen der Information, ist billiger als SRAM 2, 24 Photo: P. Marwedel,

11 Zusammenfassung Jetzt Sicht auf die interne Architektur: Komponenten von RT-Strukturen Dekoder Multiplexer ALUs Register Speicher 2,

12 Eine Mikroarchitektur für die MIPS-Maschine Automatische Erzeugung von Mikroarchitekturen aus ISA heraus (µarchitektursynthese): wurde untersucht, ist aber a) im Rahmen einer Erstsemestervorlesung zu kompliziert b) für unsere einfachen Befehle auch nicht nötig. Mit Erfahrung (Betrachtung wesentlicher Komponenten/ Verbindungen): manueller µarchitekturentwurf. Benötigt Minimum an Komponenten. Enthält ein Rechenwerk und ein Steuerwerk. Verifikation: Befehle: nachweisen, dass die µarchitektur den Befehl ausführen kann. Vorgehen für die MIPS-Maschine 2,

13 PCWrite B PC MemWrite MemRead i2 a2 a Speicher IRWrite Befehlsregister IR * 3:26 25:2 2:6 25: 5: 5: Steuerwerk RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB ALUSelA ALUOp TargetWrite ALU T PCSource * 2 " 3: 28

14 Überprüfung der Ausführbarkeit Zustandsgraph der Ausführung einiger MIPS-Befehle IR:=Speicher[PC]; PC:=PC+4; fetch decode instruction decode mar rr branch jump lw memory access memory access load store rr2 branch2 2,

15 PCWrite PC B fetch + MemWrite MemRead i2 a2 a Speicher IR:=Speicher[PC]; PC:=PC+4 B=PCWrite v PCWriteC zero IRWrite Befehlsregister IR * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 zero Ravi microprog ALUOp ALU TargetWrite T PCSource * 3: 28 2 "

16 Zustandsgraph der Ausführung einiger MIPS-Befehle fetch decode instruction decode mar rr branch jump lw memory access memory access load store rr2 branch2 2,

17 PCWrite B PC MemWrite i2 a2 a Speicher Befehlsregister * Steuerwerk decode MemRead Steuerwerk nutzt Opcode zur Verzweigung. IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

19 PCWrite B PC MemWrite 2 mar + MemRead i2 a2 a Speicher Speicher-Adresse wird in T gespeichert IRWrite Befehlsregister * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

21 PCWrite B PC load MemWrite MemRead i2 a2 a Speicher Reg[IR(2:6)]:= Speicher[T] IRWrite Befehlsregister * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 Ravi microprog ALUOp ALU TargetWrite T PCSource * 3: 28 2 "

23 PCWrite PC B MemWrite MemRead i2 a2 a Speicher store IRWrite Befehlsregister (IR) * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 Ravi microprog ALUOp ALU TargetWrite T PCSource * 3: 28 2 "

25 PCWrite B PC MemWrite i2 a2 a Speicher Befehlsregister * Steuerwerk rr IR² MemRead ² ALU-Funktion durch shamt und funct bestimmt. alu_control nimmt geeignete Umkodierung vor. IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

27 PCWrite B PC MemWrite rr2 MemRead i2 a2 a Speicher Reg[IR(5:)] :=T IRWrite Befehlsregister IR * 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU Ravi microprog TargetWrite T PCSource * 3: 28 2 "

29 PCWrite B PC MemWrite MemRead i2 a2 a Speicher PC:=PC(3:28) &IR(25:) &"" Befehlsregister * Steuerwerk jump 2 IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU Ravi microprog TargetWrite T PCSource * 3: 28 2 "

31 PCWrite B PC MemWrite i2 a2 a Speicher T:=PC+(sign_ext( IR(5:))&"") Befehlsregister * Steuerwerk 3 branch + MemRead IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

33 PCWrite B PC MemWrite i2 a2 a Speicher if Reg([IR(25:2)]- Reg[IR(2:6)]=) then PC:=T; ² Code, der benötigt wird, um am Ausgang zero eine zu erzeugen, wenn beide Eingänge gleich sind. Befehlsregister * Steuerwerk =/-² MemRead IRWrite 3:26 25:2 2:6 25: 5: 5: RegDest branch2 RegWrite Reg Speicher i3 a3 a2 a sign_ extend ALUSelB 4 ALUSelA 2 3 zero ALUOp ALU TargetWrite T PCSource * 2 " 3: 28

34 Das Steuerwerk Verhalten, vereinfacht (mar vermeidet Verzweigung bei mar) Struktur Takt fetch decode rr mar mar' lw load store rr2 branch branch2 jump Eingabe: Opcode µpc * Zustand Mikroprogrammspeicher * Folgezustand bestimmt durch Mikroprogrammspeicher, bei decode aus dem Opcode PCWrite 2, Ausgabe PCSource

35 Das Steuerwerk (etwas genauer) Verhalten, vereinfacht Struktur (mar vermeidet Verzweigung bei mar) fetch decode rr branch jump mar mar' lw load store rr2 branch2 Eindeutige Codes für Zustände nach decode Eingabe: Opcode mux Takt µpc * Zustand Mikroprogrammspeicher * Folgezustand bestimmt durch Mikroprogrammspeicher, bei decode aus dem Opcode PCWrite 2, Ausgabe PCSource

36 Zustand (bestimmt Adresse im Speicher) Inhalt des Mikroprogrammspeichers Folge- Zustand bzw. Zustände fetch decode X X + + Art der Bestimmung des Folgezustands PCWrite PCWriteC IorD decode f(opcode) X X X XX X X XX mar, mar load, store X X X + XX load fetch XX X X XX store fetch X X X XX X X XX rr rr2 X X X IR XX rr2 fetch X XX X X XX branch branch2 X X X + XX branch2 fetch X X X =/- jump fetch X X X XX X X MemWrite MemRead IRWrite Mem2Reg RegDest 2, 24 ALUSelB ALUSelA ALUOp TargetWri PCSource

37 Mikroprogrammierung fetch decode rr branch jump mar mar' lw load store rr2 branch2 2,

41 Mikroprogrammierung fetch decode rr branch jump mar mar' lw load store rr2 branch2 Struktur Takt Eingabe: Opcode µpc Zustand * Mikroprogrammspeicher 2,

42 Zusammenfassung Mikroprogrammierung gestattet die strukturierte Realisierung von Rechensystemen aus RT-Struktur-Komponenten Vorteile: einfache, strukturierte Realisierung auch großer, komplexer Befehlssätze leichte Änderbarkeit Nachteile: Overhead (fetch und decode enthalten keine Operationen des auszuführenden Programms) Große CPI-Werte Versuch, Mikroprogramme zu vermeiden 2,

43 Mikroprogrammierung Fließbandverarbeitung fetch decode rr branch jump mar mar' lw load store rr2 branch2 2,

47 Mikroprogrammierung Fließbandverarbeitung fetch decode rr branch jump mar mar' lw load store rr2 branch2 2, 24 Flash-Animation

48 2.3.2 Fließbandverarbeitung Fließband-Architektur (engl. pipeline architecture): Bearbeitung mehrerer Befehle gleichzeitig, analog zu Fertigungsfließbändern. Beispiel MIPS: instruction fetch instruction decode/ register read instruction execution/ address calculation Memory access (register) writeback 4 PC + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 Reg Speicher sign_ extend 2:6 ALU Speicher DMem 5: 2,

49 Änderungen gegenüber der Struktur ohne Fließband Separater Addierer für Programm-Folgeadressen. Konzeptuelle Aufteilung des Speichers in Daten- und Befehlsspeicher. Aufteilung des Rechenwerks in Fließbandstufen, Trennung durch Pufferregister, T und Befehlsregister werden Pufferregistern. 4 PC + IF/ID ID/EX EX/MEM MEM/WB zero 25:2 2:6 Reg Speicher sign_ extend ALU Speicher DMem Steuerwerk nicht dargestellt 5: 2,

50 Aufgaben der einzelnen Phasen bzw. Stufen Befehlsholphase Lesen des aktuellen Befehls; separater Speicher, zur Vermeidung von Konflikten mit Datenzugriffen ( Cache). Dekodier- und Register-Lese-Phase Lesen der Register möglich wegen fester Plätze für Nr. Ausführungs- und Adressberechungsphase Berechnung arithmetischer Funktion bzw. Adresse für Speicherzugriff. Speicherzugriffsphase Wird nur bei Lade- und Speicherbefehlen benötigt. Abspeicherungsphase Speichern in Register, bei Speicherbefehlen nicht benötigt. 2,

51 Idealer Fließbanddurchlauf 4 PC + IF/ID ID/EX EX/MEM MEM/WB 2:6 25:2 sign_ extend Reg ALU zero DMem 5: Zyklus Befehl 2,

52 Idealer Fließbanddurchlauf 4 PC + IF/ID ID/EX EX/MEM MEM/WB 2:6 25:2 sign_ extend Reg ALU zero DMem 5: Zyklus 2 Befehl 2 Befehl 2,

53 Idealer Fließbanddurchlauf 4 PC + IF/ID ID/EX EX/MEM MEM/WB 2:6 25:2 sign_ extend Reg ALU zero DMem 5: Zyklus 3 Befehl 3 Befehl 2 Befehl 2,

54 Idealer Fließbanddurchlauf 4 PC + IF/ID ID/EX EX/MEM MEM/WB 2:6 25:2 sign_ extend Reg ALU zero DMem 5: Zyklus 4 Befehl 4 Befehl 3 Befehl 2 Befehl 2,

55 Idealer Fließbanddurchlauf 4 PC + IF/ID ID/EX EX/MEM MEM/WB 2:6 25:2 sign_ extend Reg ALU zero DMem 5: Zyklus 5 Befehl 5 Befehl 4 Befehl 3 Befehl 2 Befehl 2,

56 Idealer Fließbanddurchlauf 4 PC + IF/ID ID/EX EX/MEM MEM/WB 2:6 25:2 sign_ extend Reg ALU zero DMem 5: Zyklus 6 Befehl 6 Befehl 5 Befehl 4 Befehl 3 Befehl 2 2,

57 Pipeline-Hazards Structural hazards (deutsch: strukturelle Abhängigkeiten oder Gefährdungen). Verschiedene Fließbandstufen müssen auf dieselbe Hardware-Komponente zugreifen, weil diese nur sehr aufwändig oder überhaupt nicht zu duplizieren ist. Beispiele: Speicherzugriffe, sofern für Daten und Befehle nicht über separate Pufferspeicher (caches) eine weitgehende Unabhängigkeit erreicht wird. Bei Gleitkommaeinheiten lässt sich häufig nicht mit jedem Takt eine neue Operation starten (zu teuer). Eventuell Anhalten des Fließbandes (pipeline stall) nötig. 2,